Buck DC / DC konverteris "s problema

[Sorata]

Hi, all
Aš įgyvendinimo Buck DC / DC converter, įtampos būsena.Nuo Vout banga turėtų veikti kaip 1 paveiksle (pagal Matlab modelis).bet mano grandinė įgyvendinimą, Vout prasideda nuo aukštos įtampos, tai svyruoja kaip 2 paveiksle (pagal grandinė įgyvendinimas).
nurodymų, yra sveikintina, ačiū!

Pridėti sąlygos: įėjimo įtampa yra 5V DC, aš noriu gauti 1.2V Vout.Aš imituoti be apkrovos srovės.atsiliepimų įtampa yra sumažinta iki 0.8V už neigiamus įvesties klaidos stiprintuvas.Rampa signalas yra parodyta pav 2 (/ rampa).BR,

1 paveikslas<img src="http://images.elektroda.net/60_1166763387.jpg" border="0" alt="Buck dc/dc converter 's problem" title="Buck DC / DC konverteris "s problema"/>2 paveikslas<img src="http://images.elektroda.net/11_1166763497.JPG" border="0" alt="Buck dc/dc converter 's problem" title="Buck DC / DC konverteris "s problema"/>Paskutinį kartą redagavo Sorata m. gruodis 23, 2006 4:02; edited 2 kartus iš viso

 

[max0412]

Aš painioti nematau viršijimo arba virpesių's fig2 (Cadence Analog dizainas aplinka) yra tie jūsų nelaisvę signalų jūsų fiziškai įgyvendinamos CCT?Jie atrodo modeliuojamas nematau perjungimas Ripple savo / out (v / out).

I f jūsų kalbame apie įjungiant, arba per liniją trumpalaikis tai normalu viršijimas.Nr kontrolės linijos turės atsakyti akimirksniu (linija / load pereinamųjų), jei sugalvoti būdas tai padaryti savo patentą jis turtingas.Norėdami pradėti žiūrėti į minkštą viršijimo pradžios BMT's.

 

[DenisMark]

Manau, kad pradinis sprendimas DC trumpalaikis modeliavimas atitinka pirminį uždarytas P-jungiklis.Pabandykite nustatyti įvesties signalus iš pradžių uždaryta N-jungiklis.
Be Cadence ir gali dc modeliavimas su taupymo DC veikimo taškas, negu komentuoti veikimo sąlyga ir mazgų įtampos taip u galima rasti, kur yra neteisinga sąlyga, nors grandinė.

 

[jwfan]

Koks yra jūsų įvesties, išvesties ir apkrovos sąlygos?atrodo, kad jūsų grandinė compesation nėra gera.

Ir kas yra jūsų Ramp signalas?Sawtooth banga dėl ciklas generatorius

 

[Sorata]

max0412 rašė:

Aš painioti nematau viršijimo arba virpesių's fig2 (Cadence Analog dizainas aplinka) yra tie jūsų nelaisvę signalų jūsų fiziškai įgyvendinamos CCT?
Jie atrodo modeliuojamas nematau perjungimas Ripple savo / out (v / out).I f jūsų kalbame apie įjungiant, arba per liniją trumpalaikis tai normalu viršijimas.
Nr kontrolės linijos turės atsakyti akimirksniu (linija / load pereinamųjų), jei sugalvoti būdas tai padaryti savo patentą jis turtingas.
Norėdami pradėti žiūrėti į minkštą viršijimo pradžios BMT's.

 

[Btrend]

1.MATLAB UR jungiklis yra su logika "1", o ne su logika "0".
Bet jūsų grandinės, UR PVO bus su logika "0" į savo pradinę padėtį, kurios output = input, todėl jūs turite aukštas (5V) pradiniame etape.
2.U reikia minkšta pradėti kontroliuoti, ir dėl to paprastai labai mažai kelio ir kelio pereiti nebus elgtis "paprasta atvirkštinė mechanizmas", kaip jūsų grandinė.Shoot-through current
& Miręs laiko kontrolė, turėtų būti atsargūs dizainas.

 

[Sorata]

Btrend rašė:

1.
MATLAB UR jungiklis yra su logika "1", o ne su logika "0".

Bet jūsų grandinės, UR PVO bus su logika "0" į savo pradinę padėtį, kurios output = input, todėl jūs turite aukštas (5V) pradiniame etape.

2.
U reikia minkšta pradėti kontroliuoti, ir dėl to paprastai labai mažai kelio ir kelio pereiti nebus elgtis "paprasta atvirkštinė mechanizmas", kaip jūsų grandinė.
Shoot-through current

& Miręs laiko kontrolė, turėtų būti atsargūs dizainas.

 

[DenisMark]

Aš sutinku su Btrend ir suteikti ur dar vieną konsultaciją.Norėdami išvengti mažėja konverterio veiksmingumo kontrolės impulsus P-MOS ir N-MOS jungikliai turi būti ne sutapimo.Paprastai jų yra teikiamos per RS latch, r ir s papildo.