Be & Comparation į VHDL ...

S

Sp

Guest
"A" ir "b" yra std_logic_vector (3 downto 0), unsigned paketą įtrauktos

b <= a '1 ';

dėl pirmiau Be ...to daroma WTH <a "0001"> arba <a "1000">?

man patinka THT N quartus2 jokių klaidų ...

"a" yra 4 antgaliai, bet "1" yra viena bitus,,,, bet jis gali pridėti kartu? ..jis negali reikalauti tokio paties pločio pridėti kartu? ...

bandau skaityti Arith paketą, bet aš negaliu suprasti atrodo WAD parašyta ten,,, patirtis ne enuff

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />--------------------------------------------------

ir lyginamojo ...ji lyginti iš kairiausias ar dešinę? ... MSB palyginti, pirma, ar LSB palyginti pirmoji? ..

ačiū ....

linkėjimai,
Sp

 
Geras klausimas!

b <= a '1 '; tai sintetina į incrementor

b <= a '0001 '; tai sintetina į padidinimą

Pagalvokite apie faktinį įrangos norite įgyvendinti ir tada parašyti Verilog
kodas tiesiog aprašyti aparatūros.

Tai taikoma ur lyginamuoju klausimas taip pat!
Hope this helps!

 
Ačiū nand_gate už pagalbą ...

Taigi, jei aš tik noriu pridėti vieną, todėl kad nėra Diff pažangus ir įtaisas, tiesa?

(a "0001") = (a 1 ") ???????

jis pats ten ??...

bcos If u wanna pridėti vieną ar 32bits, tada ir turės 31 vienetus nuliais priekyje?

AND WAD I reiškė mano pirmasis postas THT If u do
b <= a '1 ';

jis darys <a "0001"> arba <a "1000">?
Jei "1" taip pat std_logic tipo ...

ačiū ..

linkėjimai,
Sp

 
Dėl to į VHDL:

1.Papildymo trukmė rezultatas yra ilgesnė operandai.
2.Įrašyta yra apibrėžta pasirašytas nepasirašytos ir nepaisyti už std_logic_vector.
3.Operandai turi būti to paties tipo, išskyrus pridedant prie pastovios, kaip Jūsų atveju.
4.Mažiausia operandas bus išplėsta, kad atitiktų didesnių viena pagal operandų tipo.Parašas yra pratęstas tie.
5.Kalbant apie jūsų atveju:Kodas

b <= a '1 ';
 
ačiū amraldo ....

Aš suprantu, dar dabar ....

ieee.std_logic_unsigned.all naudojamas ....
yra std_logic_vector (3 downto 0)
B std_logic_vector (4 downto 0)
Taigi jeiKodas

b <= (0 &) '11 ';
 
Manau iš savo galutinį pranešimą, kurį norite modelis vykdys.Kaip tu yra absoliučiai teisinga.
Bet ką apie modeliavimas ioti?
Jei wrote:
Kodas

, B: į std_logic_vector (3 downto 0);

CIN: į std_logic;

c: out std_logic_vector (4 downto 0);

...

c <= a b cin;
 
Thank you for ur help ....I am not thinking atlikęs ioti vistiek ....

I am doing slankiojo kablelio dauginimasis ....tik THT, kai noriu pridėti '1 'Dvejetainis į signalą ...esu tingus tipo tiek daug '0 'bitų (32bits yra wad i am doing

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />

)....

taigi aš stengiuosi WTH '1 'tiek HAV diff ilgio, bet ne klaida ...todėl esu įdomu, kaip "1" galima įtraukti į "" jei "" yra 4 bitų ...1 "yra aiškinti kaip 0001 arba 1000 ...

tačiau žmonės laikyti pasakojo kita ko .....

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Liūdnas" border="0" />

Hehehe

todėl aš išeiti dar vienas .... '11 '...taigi mano klausimas yra 11 Translate to 0.011 arba 1100 ....skaitau Arith paketas ...ni beveik nualpti

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />

Aš vis dar gana nauja, VHDL ...

ačiū visiems už pagalbą,,, esu dėkingas ...
tačiau prašome atsakyti į mano klausimą ...

linkėjimai,
Sp

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top