bandymų stende už visą padidinimas problema .....

[prashant_sharma]

Hii Man problemos su bandymo stende į VHDL

taip mano kodas pilną padidinimas:

biblioteka IEEE;
naudoti IEEE.STD_LOGIC_1164.ALL;
naudoti ieee.numeric_std.all;

subjektas adderwa yra
generic (n: teigiamas: = 4);
uosto (a, b: į std_logic_vector (n-1 downto 0);
cin: į std_logic;
suma: iš std_logic_vector (n-1 downto 0);
Teismas: iš std_logic);
pabaigos adderwa;

Architektūra Elgesys su adderwa yra

signalas rezultatas: nepasirašytas (n downto 0);
signalas turi: nepasirašytas (n downto 0);
nuolat nulio: nepasirašytas (n-1 downto 0): = (kiti =>'0 ');
pradėti

vežti <= (nuliu
ir cin);
rezultatas <= atlikti ('0 '& nepasirašytas (a)) ('0' & nepasirašytas (b));
teismas <= rezultatas ;
suma <= std_logic_vector (Rezultatas (n-1 downto 0));
pabaigos elgesio;Dabar: pirmiau gauna sintezuojami ir parengta tinkamai .....tačiau problema yra bandymų stende:biblioteka IEEE;
naudoti IEEE.STD_LOGIC_1164.ALL;
naudoti ieee.numeric_std.all;subjektas testeris yra
pabaigos subjektas testeris;

Architektūra behav iš testeriai yra

sudėtinės adderwa yra
generic (n: teigiamas: = 4);
uosto (a, b: į std_logic_vector (n-1 downto 0);
cin: į std_logic;
suma: iš std_logic_vector (n-1 downto 0);
Teismas: iš std_logic);
pabaigos komponentas;

signalo T_a: std_logic_vector (n-1 downto 0);
signalo t_b: std_logic_vector (n-1 downto 0);
signalo t_sum: std_logic_vector (n-1 downto 0);
signalo t_cin, t_cout: std_logic;

pradėti
g1: adderwa bendrasis planas (n => 4)
uosto planas (a => T_a,
b => t_b,
cin => t_cin,
suma => t_sum,
teisme => t_cout);
T_a <= "0001";
t_b <= "0110";
t_cin <='0 ';

pabaigos architektūros behav;Gauti šiuos klaidos bandymų stende kompiliavimoKLAIDA: HDLParsers: 3312 - "C: / Xilinx92i/tp/adderwa.vhd" Linija 70.Neapibrėžta simbolis "n".
KLAIDA: HDLParsers: 1209 - "C: / Xilinx92i/tp/adderwa.vhd" Linija 70.n: Neapibrėžta simbolis (paskutinį pranešimą šiuo blokas)

KLAIDA: HDLParsers: 3312 - "C: / Xilinx92i/tp/adderwa.vhd" Linija 77. Neapibrėžta simbolis "T_a".

KLAIDA: HDLParsers: 1209 - "C: / Xilinx92i/tp/adderwa.vhd" Linija 77.T_a: Neapibrėžta simbolis (paskutinį pranešimą šiuo blokas)
KLAIDA: HDLParsers: 3312 - "C: / Xilinx92i/tp/adderwa.vhd" Linija 78.Undefined symbol "t_b".

KLAIDA: HDLParsers: 1209 - "C: / Xilinx92i/tp/adderwa.vhd" Line 78. T_b: Neapibrėžta simbolis (paskutinį pranešimą šiuo blokas)

KLAIDA: HDLParsers: 3312 - "C: / Xilinx92i/tp/adderwa.vhd" Linija 80.Undefined symbol "t_sum".
KLAIDA: HDLParsers: 1209 - "C: / Xilinx92i/tp/adderwa.vhd" Linija 80.t_sum: Neapibrėžta simbolis (paskutinį pranešimą šiuo blokas)
KLAIDA: HDLParsers: 851 - "C: / Xilinx92i/tp/adderwa.vhd" Linija 76.Oficialus a adderwa be nutylėjimą turi būti susiję su tikrosios vertės.
->

Bendras atminties yra 145168 kilobaitais

Klaidų skaičius: 9 (0 filtruotos)
Skaičius įspėjimai: 0 (0 filtruotos)
Skaičius infos: 0 (0 filtruotos)Procesas "Synthesize" nepavyko

Dabar:

Pirma ...i apibrėžta T_a kaip std_logic_vector signalas ......dar kodėl syntezator pasakyti, kad signalas T_a neapibrėžiami ....

ir aš noriu žinoti, kaip reikėtų deklaruoti nepatentuotos į bandymo stende ir signalai)

T_a: std_logic_vector (nuo n-1, 0)Kaip paskelbti aukščiau "n" ........ačiū

 

[prashant_sharma]

got it:::

paskelbti n konstanta:

konstanta n: natūralių: = "vertė"

tada bendrasis planas perduoti n ...: Bendrasis planas ...