būdas gaminti registras

[skycanny]

Sveiki, visi vaikinai.Ar yra koks nors būdas gauti regisers į CPLD ar FPGA išskyrus naudojant "signalą" ir "DfF" momentinė?

Any help būtų dėkingi!

 

[Jurijus]

Kas negerai woith naudojant "signalas", ar kas bando impliment?

 

[Gliss]

Jums gali būti suteikta galimybė instancija pardavėjai RAM prietaisą tiesiogiai.

 

[Salma ali Bakr]

gerai ... ir gali padaryti registras urself,
rodyti šį kodą:

////////////////////////////////////////////////// /////////////////////////////////////////
biblioteka IEEE;
naudoti ieee.std_logic_1164.all;
naudoti ieee.std_logic_unsigned.all;

-------------------------------------------------- -

įmonės reg yra

bendras (n: natūralių: = 2);
uosto (I į std_logic_vector (n-1 downto 0);
parą: į std_logic;
apkrova: į std_logic;
aiški: į std_logic;
Klausimas: iš std_logic_vector (n-1 downto 0)
);
pabaigos reg;

-------------------------------------------------- -

Architektūra behv reg yra

signalas Q_tmp: std_logic_vector (n-1 downto 0);

pradėti

proceso (I, laikrodis, krovimo, aišku)
pradėti

jei aišku = '0 ', tada
- Naudoti "intervalas signalo Assigment
Q_tmp <= (Q_tmp'range => '0 ');
elsif (laikrodis = "1" ir clock'event), tada
jei apkrova = '1 'vėliau
Q_tmp <= i;
end if;
end if;

pabaigos procesą;

- Vienu metu pareiškimas
Q <= Q_tmp;

pabaigos behv;////////////////////////////////////////////////// ///////////////////////////////////////

(U galima keisti pagal ur poreikių, u neturi turėti visų šių instancijos įėjimai, tikiuosi, kad tai, ką ir nori)

Pagarbiai,
Salma: D

 

[SynKore Pagalba]

Tai verilog versija, FYI:reg Q;
visada @ (negedge Rst_n arba posedge CLK) pradėti
if (! Rst_n)
Q <= 1'b0;
else if (En)
Q <= D_In;
pabaigaMichael Zhang

==============================
Jūsų idealus Prototipai PCB paslaugų:
http://www.idealPCB.com
==============================

 

["Google"]

[No message]

 

[ananth_anbu]

Hi UR atsakymas naudingas man per daug.ple man papasakoti, kaip instancija pardavėjai RAM įtaisas tiesiogiai?

 

[eelinker]

Jos vardas ---
ne recomended būdas registras karta naudojant asinchroninį method.plz ne naudoti šį metodą, nors jis yra aprašytas rudos ir veransic skaitmeninės logikos vadovėlį.
Dėl