atskirtį 5 skaitiklis dizainas

[Amira]

Labas,

Man reikia dizaino atskirtį 5 counter.Mano klausimas būtų, jei aš dizainas 3 etapas Ripple skaitiklis, tai bus padalinti iš 5 skaitiklis?

Ačiū
Paskutinį kartą redagavo Amira 28 Sep 2006 16:27, edited 1 kartą

 

[Jurijus]

ne.Galbūt reikia galvoti apie valstybės aparatas, taip pat nepamiršti, jums reikės bent du procesorius ir antrasis procesas turi būti aktyvus neigiamas krašto laikrodis (darant prielaidą, kad pirmasis procesas pasireiškia veikia didėjančios krašto clokc)--- Stoka

 

[Amira]

Dėkojame už reply.What do you mean by 2 procesus?2 filp Flops?Kiek FIFO man reikia padalinti iš 5?2 ar 3?

Can anyone please give me keletą nuorodų, iš kur aš gausiu iš padalyti idėjų 5 counter.Man reikia atsigaivinti sąvoka.

Please help.

 

[ankit12345]

Yra apie 6 R I tirpalo pagaminti ilgą atgalinę šios rūšies Gerai ckt.We galima naudoti nagative ir positve kraštai du Prosess ir design.we galima naudoti CLK narių ir process.Propagate gautų CLK pusę ciklas ir pan ...

 

[Amira]

Sveiki ankit12345,

Can anyone please give me už padalinti schemetic 5 skaitiklis naudojant T filp FLOPS.Please help.Tikrai reikia suprasti sąvoką pirmas.

Ačiū

 

[keano]

Labas,

Kas yra "skaldyk 5 counter"?Tai paskirstytojas?
Prašome paaiškinti man jo elgesį.

Ačiū

 

[mpkp123]

Tai reiškia, deviding Clock 5.
Na tai nėra įmanoma sukurti ji tiesiog naudojant trijų FIFO kitu circuitary taip pat reikia eiti į neigiamą etape taip pat.

 

[s0shinde]

Sveiki Almira,
I have attached Word document paaiškinti atskirtį 5 skaitiklis dizainas.Norėdami gauti daugiau clearity, taip pat galite kreiptis į nuorodą:

http://www.ece.stevens-tech.edu/ ~ bmcnair/SwTh-Sum04/quiz4-with-answers.pdf # search =% 22divide% 20by% 205% 20counter% 22
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 

[nand_gates]

Čia eina kodą atskirtį 5 naudojant t_ffs.
Hope this helps!

Kodas

modulis div5 (

/ / Outputs

clk_by_5,

/ / Inputs

CLK, reset_n

)

input CLK;

input reset_n;

produkcija clk_by_5;

viela Q0, Q1, Q2, q_n0, q_n1, q_n2;

viela t0 = q_n2;

viela t1 = Q0;

viela t2 = (Q0 & Q1) | K2;priskirti clk_by_5 = 1 ketvirtis;

t_ff t_ff0 (CLK, reset_n, t0, Q0, q_n0);

t_ff t_ff1 (CLK, reset_n, T1, Q1, q_n1);

t_ff t_ff2 (CLK, reset_n, T2, Q2, q_n2);endmodulemodulis t_ff (CLK, reset_n, T, Q, q_n);

input CLK, reset_n, T;

produkcija Q, q_n;

reg Q, q_n;visada @ (posedge CLK arba negedge reset_n) prasideda

if (! reset_n) prasideda

q <= 0;

q_n <= 1;

end else begin

if (t) Pradžia

q <= ~ q;

q_n <= ~ q_n;

pabaiga

pabaiga

pabaiga

endmodule

 

[nand_gates]

Čia eina paprastas testbench.

Kodas

modulis Test ();

reg CLK;

reg reset_n;

viela clk_by_5;div5 div5 (

/ / Outputs

. clk_by_5 (clk_by_5)

/ / Inputs

. CLK (CLK),

. reset_n (reset_n));

pradinis Pradžia

$ monitorius ($ time, "CLK reset_n =% b =% b% b = clk_by_5 count =% d", CLK, reset_n, clk_by_5, (div5.q2, div5.q1, div5.q0));

$ dumpfile ( "wave.vcd");

$ dumpvars ();

/ / $ Shm_open ( ". / WAVEFORM");

/ / $ Shm_probe (bandymų, "AS");

CLK = 0; reset_n = 0;

# 33 reset_n = 1;

# 1000 $ apdaila;

pabaiga

visada # 5 = ~ CLK CLK;

endmodule