Atsakymas prašome: Zresetuj į konkuruojančią ne eilės pareiškimas

[kurukuru]

Hi I'm a newbie in FPGA naudojant VHDL kalba ir aš, gali būti kvailas klausimas.

Aš stengiuosi paprastas skaitiklį programa count 1 mygtuku spustelėkite, tada rodomas rezultatas 7 segmente.Mano klausimas yra Bandydami sukurti savo naujo sąlyga konkuruojančią pareiškimą insted vidinių proceso didn'n darbo ir nežinau kodėl.Ar kas nors paaiškinkite man?

Thank you very much in advance.

Čia dirbo kodas

Kodas:Biblioteka IEEE;

naudoti IEEE.std_logic_1164.all;

naudoti IEEE.std_logic_unsigned.all;subjektas Skaitliukas yra

uostas (GR, Įėjimas: į std_logic;

display_seg1: iš std_logic_vector (7 downto 0): = "00000000");

pabaigos Skaitliukas;Architektūra elgesio Skaitliukas yra

signalo Pereinamojo nacionalinė taryba: std_logic_vector (3 downto 0): = "0000";

pradėtiCount: procesas (Input, GR)

pradėtijei GR = "1", tada Pereinamojo nacionalinė taryba <= "0000";

elsif (Input'event ir Įėjimo ='1 '), tada

jei Pereinamojo nacionalinė taryba = "1111", tada Pereinamojo nacionalinė taryba <= "0000";

dar Pereinamojo nacionalinė taryba <= Pereinamojo nacionalinė taryba 1;

end if;

end if;

galutinio proceso Count;

 

[avimit]

Taisyklės,
negalima vairuoti signalas 2 vietų VHDL.
Signalų gali būti varoma ir signle proceso pareiškimą arba į vieną concrruent pareiškimą.
Savo kodą, kuris nėra darbo, Jūs turite veiksmingai sukurtos 2 tvarkykles signalo Pereinamojo nacionalinė taryba, kuri yra neteisėta.Taigi kodas neveikia
Kr,
Avi
http://www.vlsiip.com

 

[kurukuru]

Hi avimit, Labai ačiū, aš suprantu apie šią temą.

Linkėjimai,