atminties RTL verilog kodas

[floatgrass]

Aš rašau rtl verilog kodas yra atminties kodas, jei i naudoti dizainas analizatorius kaupti,, nes aš sakė, kad memeory negali būti kaupiama įrankiai. taip, kaip aš padarysiu?

 

[armer]

Paprastai atminties cann't būti surinkta iš RTL verilog kodą. Ji teikia atminties pardavėjui. Artison turi atmintį įrankiai generuoti FIFO, sdrm ir tt įrankiai gali generuoti rtl verilog VHDL kodas modeliavimas. Synopsys db formato failas naudoti tiesiogiai, pdf vadovą, ........

 

[floatgrass]

jei i don't kaupia atmintyje, taip, kaip man elgtis su juo dizaino analizatorius? i izoliuoti jį, kai surinkti? ir kaip spręsti problemas firminį skaityti / rašyti logika ir laiko modeliavimo? aš negaliu suprasti?

 

[Nobody]

U gali paprašyti UR projektavimo paslaugų įmonė arba atminties kompiliatorių sukurti vieną. DB arba. Lib šios atminties makro elementų. Jo darbas yra toks pat kaip UR standartas ląstelių. Db. Šis. DB arba. Lib įtraukti dizaino taisyklė, laiko informaciją, PIN vairuotojas / apkrovos. Taigi u galite susieti tai su UR RTL kodas biblioteką.

 

[shell3]

Mano pageidaujamo methogology yra naudoti įvynioklis atminties. Šis pakuotės pateikiama bendro pobūdžio sąsają (I / O), kaip reikalaujama pagal savo dizainą. Tada jums sukurti bent du atminties lib. 1) Elgsenos: Šis yra RTL įgyvendinimo atminties. Galite naudoti ją per vystymuisi, nes ji yra daug greitesnis. 2) Tiekėjo modeliai: Tai atminties modelis, kurį gavote iš ASIC pardavėjui. Jūs naudojate tą patį įvynioklis ir tiesiog jėga neveikiančią signalus, kad jums nereikia dėl pardavėjas modelio viduje suvynioto. Kaip matote viršuje modulis du modeliai turi tas pačias inteface. Taigi įgyvendinant elgesio ir pardavėjo modelius saparate libbraries vienas tiesiog pasirinkite bibliotekoje prieš modeliavimas eiti greičiau arba daryti laiko modeliavimas. Taip pat labai naudinga, jei turite daug pardavėjų pabandyti.