Asyn Set / Reset

[satiah]

Hi ..

Noriu sužinoti, ar yra kokiu nors būdu paversti Asynchronous Nustatyti / Atstatyti į FS į sinchroninis.Ne DTL kodas.Asyn rinkinys / Reset FS Papildoma Hard įranga.

Turiu vieną pusę Registruotis Set / Reset signalas yra kokiu nors kitu būdu ...

Ačiū

 

[jjww110]

do u naudoti standartinę ląstelių?arba atkreipti schematiškai patys?If u naudoti standartinę ląstelių, galite pakeisti langelio

 

[satiah]

Hi ..

jo schmatic.Skelbimas po 3 minučių:daugiau aiškumo ..

Šių asyn FS alredy preset į FPGA.jei aš naudoju kitą FS sinchronizuoti savo set / reset signalas atliekas savo išteklius, todėl esu lookig už visiškai opimized techninės įrangos sinchronizuoti mano signalas ..

 

[Salma ali Bakr]

U gali turėti du iš eilės FIFO
vienu Reset prijungtas prie jų iš naujo
o vienas laikrodis ir jų laikrodžiai
ir nuo antros flip flop produkcija bus sinchroninis Reset

 

[laglead]

Kaita yra brangi.

 

[satiah]

Hi Salma ..

Ką aš supratau, jei aš nesu klaidingą iš UR atsakymo ..
jos FS prijungtas atgal atgal (pvz., dvigubos sinchronizacijos grandinė naudojamos siekiant išvengti Metastabilność) ir atsižvelgdama pat iš naujo ir laikrodis produkcija yra sinchronizuoti iš naujo.Prašau, paaiškinkite man, kaip šio sinchronizuoti iš naujo ...

 

[Shurik]

Jis aprašymo asynchronize set / reset on verilog (DfF)

visada @ (posedge Nustatykite ar posedge Reset ar posedge CLK)
if (Reset)
Q = 0;
else if (rinkinys)
Q = 1;
kitas
Q = D

Jis aprašymo sinchronizuoti set / reset on verilog (DfF)

visada @ (posedge CLK)
if (Reset)
Q = 0;
else if (rinkinys)
Q = 1;
kitas
Q = D