N
negreponte
Guest
Ar galėtumėte man pranešti, pls?
ačiū
ačiū
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
asinchroninius dizainas, modeliavimas, sintezė ir elektros įrankiais
A
arunragavan
Guest
Yra viena puiki knyga
Asinchroninius design by Chris J. Myres paskelbtų mano John Willy
& Sons.
Aš visą knygą ..i turi nusiųsti knygų, jei ir jiems reikia ..jos apie 40MB visą informaciją.
atžvilgiu,
Asinchroninius design by Chris J. Myres paskelbtų mano John Willy
& Sons.
Aš visą knygą ..i turi nusiųsti knygų, jei ir jiems reikia ..jos apie 40MB visą informaciją.
atžvilgiu,
S
sarath51
Guest
http://www.windsoul.cn/
Patikrinti šią svetainę.Tai gana daug įdomių knygų dizainas
Patikrinti šią svetainę.Tai gana daug įdomių knygų dizainas
X
xiongdh
Guest
URL negali būti prijungti.
Prašomas URL negalima gauti
Prašomas URL negalima gauti
N
negreponte
Guest
arunragavan,
galėtumėte įkelti, ši knyga pls?
ačiū
galėtumėte įkelti, ši knyga pls?
ačiū
V
vibhute_r_p
Guest
Ei gausite geros info "follwoing knyga --
Yra visas komplektas aviliable už async dizainas.Sūrį ir balsa
http://www.cs.man.ac.uk/apt/projects/tools/balsa/
knygos --
http://www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
Yra visas komplektas aviliable už async dizainas.Sūrį ir balsa
http://www.cs.man.ac.uk/apt/projects/tools/balsa/
knygos --
http://www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
G
gaonkc
Guest
Jūs galite pamatyti <<Asynchronous grandinės design>>
A
arunragavan
Guest
Informacija apie knygą
Asinchroninius Circuit Design.Chris J. Myers
Copyright 2001, John Wiley & Sons,
IncISBN: 0-471-41543-X (kieto); 0-471-22414-6 (Elektroninė)
Asynchronous Ciruit Dizainas
A Wilcplnterscience skelbimas
John Wiley 8Z SONS,
INCNiujorkas / Chichester / Weinheim / Brisbanas / Singapūras / TorontasTurinys knygosĮžanga
Padėkos
I Įvadas 1
I. 1 Užduotis specifikacijos 1
1,2 Bendravimas kanalai 2
1,3 Bendravimas protokolai 4
1. J Grafinis atstovybės 8
1,5 Delay-Insensitive grandynams 10
1,6 Hujjfman grandynams 13
I. 7 Müller grandynams 16
1,8 Laikina grandynams 17
1,9 tikrinimas 20
1,10 Programos 20
1,11 Tegul ai Pradėkite 21
1,12 šaltiniai 21
Problemos
2 Komisijos kanalai 23
2.1 Pagrindiniai struktūra 24
2,2 struktūrinių modeliavimas ir VHDL 27
2,3 Control Structures 31
2.3.1 Atrankos 31
2.3.2 Kartojimas 32
2,4 Rakinimo aklavietė 34
2,5 Probe 35
2,6 Paralelus komunikate 35
2,7 Pavyzdys: MiniMIPS 36
2.7.1 VHDL specifikacijos 38
2.7.2 Op timixed MiniMIPS 48
2,8 šaltiniai 52
Problemos
3 Komisijos protokolai 57
3.1 Pagrindiniai struktūra 57
3,2 Aktyvus ir pasyvus Uostai 61
3,3 ryšio plėtra 61
3,4 Reshufling 65
3,5 narė Kintamasis Įterpiama 66
3,6 duomenys Kodavimas 67
3,7 Pavyzdys: dviejų Vyno parduotuvės 71
3,8 Šalinimų-Režisavo Vertimo 73
3,9 šaltiniai 80
Problemos
4 Grafinis Pristatymai
4,1 diagrama pagrindai
4,2 asinchroninius Baigtinis automatas
42,1 Žinoma narė mašinos ir srauto Lentelės
42,2 Burst-Mode narė mašinos
4.2.3 Išplėstinė Burst Mode-narė mašinos
4,3 Petri nets
43,1 įprastinė Petri nets
4.3.2 Signaliniai Perėjimas Grafikai
Laikina Renginiai / lygio struktūrų
4,5 šaltiniai
Problemos
5 Hunman grandynams
5,1 Solving Dangai problemos
5.1.1 Matrica mažinimo metodai
5.1.2 bounding
5.1.3 nutraukimas
5.1. D šakojasi
5,2 narė sumažinti
5.2.1 Surasti Suderinamumas poros
5.2.2 Surasti Maksimalūs compatibles
5.2.3 ieškojimas Pirmininko compatibles
5.2.4 konfigūravimas padengti Problema
5.2.5 formavimas Sumažinti srauto lentelė
5,3 narės paskyrimas
5.3.1 Pasiskirstymo teorija ir valstybės Uždavinys
5.3.2 Matrica mažinimo metodas
5.3.3 Surasti Maksimalus Intersectibles
5,34 konfigūravimas padengti Problema
5.3.5 Fed-Atgal išvaduose valstybės Kintamieji
5,4 Rizikos laisvos dvi lygio logika sintezė
54,1 Dvi lygio logika sumažinti
5.4.2 premjero Implicant kartos
54,3 premjero Implicant atranka
5,4 4 įvairių pavojų
5,5 Plėtros programos MIC operacijos
5.5.1 Pereinamasis Kubai
5.5.2 Pareigos Pavojai
5.5.3 įvairių pavojų
5,54 Burst Mode-transitions
5.5.5 Išplėstinė Burst Mode-transitions
5.5.6 narė sumažinti
5.5.7 narės paskyrimas
5.5.8 Rizikos laisvos dvi lygio logika sintezė
5,6 Daugiapakopė logika sintezė
5,7 technologijos Žemėlapiai
5,8 apibendrintas C elementų įgyvendinimas
5,9 Eilės Pavojai
5,10 šaltiniai
Problemos
Müller grandynams 207
6,1 Oficialus apibrėžimas Greitasis Nepriklausomybės 208
61,1 poklasiams greičio nepriklausančių grandynams 210
6.1.2 Kai kurie Naudingos Apibrėžtys 212
6,2 Užbaigti narė kodavimo 216
6.2.1 Pereinamasis Taškai ir įterpimas Taškai 217
6.2.2 narė grafikas Coloring 219
6.2.3 Įterpiama punktas Išlaidos Pareigos 220
6.2.4 narė signalo Įterpiama 222
6.2.5 Algoritmas Sprendimas CSC pažeidimas 223
6,3 Rizikos laisvos logika sintezė 223
6.3.1 atominės vartai įgyvendinimas 225
6.3.2 apibendrintas C elementų įgyvendinimas 226
6.3.3 Paprastas C įgyvendinimas 230
6.3.4 Bendrosios-Cube Algoritmas 238
6.4.Avarinio Laisvas irimą 243
6.4.1 Įterpiama Taškai Revisited 245
6.4.2 Algoritmas Avarinio Laisvas irimą 246
6,5 Apribojimai Speed-Nepriklausomi Projektavimas 248
6,6 šaltiniai 249
Problemos su 251
7 Laikina grandynams 259
7,1 modeliavimas sinchronizavimas 260
7,2 Regionų 262
7,3 Diskretusis metu 265
7,4 zonos 267
7,5 Taisyti sinchronizavimas 280
7,6 Laikina grandynams 289
7,7 šaltiniai 292
Problemos su 293
8 tikrinimas 295
8,1 protokolo tikrinimas 296
8.1.1 Linijinis laikas Temporal Logic 296
8.1.2 laikas Kiekybiniai reikalavimai 300
8,2 grandinės tikrinimas 303
8.2.1 Trace Struktūros 303
8.2.2 Sudėtis 305
8.2.3 Canonical Trace Struktūros 308
8.2.4 Veidrodžiai ir tikrinimas 310
8.2.5 Alkoholiniai atitikties 312
8.2.6 Laikina Trace teorija 314
8,3 šaltiniai 315
Problemos su 316
9 Paraiškos
9,1 Trumpa istorija asinchroninius Circuit Design
9,2 An asinchroninius Instrukcija-Ilgis Dekoderis
9,3 spektaklio analizė
Testavimas sistemos asynchronicznego
Sinchronizuoti Problema
9.5.1 tikimybė Synchronixation Klaida
9.5.2 mažinimas tikimybė gedimas
9.5.3 panaikinimu tikimybė gedimas
95,4 Arbitražas
9,6 ateitis asinchroninius Circuit Design
9,7 šaltiniai
Problemos
A priedėlis VHDL Paketai
A. 1 nondeterminism.vhd
A.2 channel.vhd
A.3 handshake.vhd
B priedėlis Rinkiniai ir ryšiai 359
Bisexual Pagrindinis teorija 360
B.2 Ryšiai 362
Nuorodos 365
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą
Asinchroninius Circuit Design.Chris J. Myers
Copyright 2001, John Wiley & Sons,
IncISBN: 0-471-41543-X (kieto); 0-471-22414-6 (Elektroninė)
Asynchronous Ciruit Dizainas
A Wilcplnterscience skelbimas
John Wiley 8Z SONS,
INCNiujorkas / Chichester / Weinheim / Brisbanas / Singapūras / TorontasTurinys knygosĮžanga
Padėkos
I Įvadas 1
I. 1 Užduotis specifikacijos 1
1,2 Bendravimas kanalai 2
1,3 Bendravimas protokolai 4
1. J Grafinis atstovybės 8
1,5 Delay-Insensitive grandynams 10
1,6 Hujjfman grandynams 13
I. 7 Müller grandynams 16
1,8 Laikina grandynams 17
1,9 tikrinimas 20
1,10 Programos 20
1,11 Tegul ai Pradėkite 21
1,12 šaltiniai 21
Problemos
2 Komisijos kanalai 23
2.1 Pagrindiniai struktūra 24
2,2 struktūrinių modeliavimas ir VHDL 27
2,3 Control Structures 31
2.3.1 Atrankos 31
2.3.2 Kartojimas 32
2,4 Rakinimo aklavietė 34
2,5 Probe 35
2,6 Paralelus komunikate 35
2,7 Pavyzdys: MiniMIPS 36
2.7.1 VHDL specifikacijos 38
2.7.2 Op timixed MiniMIPS 48
2,8 šaltiniai 52
Problemos
3 Komisijos protokolai 57
3.1 Pagrindiniai struktūra 57
3,2 Aktyvus ir pasyvus Uostai 61
3,3 ryšio plėtra 61
3,4 Reshufling 65
3,5 narė Kintamasis Įterpiama 66
3,6 duomenys Kodavimas 67
3,7 Pavyzdys: dviejų Vyno parduotuvės 71
3,8 Šalinimų-Režisavo Vertimo 73
3,9 šaltiniai 80
Problemos
4 Grafinis Pristatymai
4,1 diagrama pagrindai
4,2 asinchroninius Baigtinis automatas
42,1 Žinoma narė mašinos ir srauto Lentelės
42,2 Burst-Mode narė mašinos
4.2.3 Išplėstinė Burst Mode-narė mašinos
4,3 Petri nets
43,1 įprastinė Petri nets
4.3.2 Signaliniai Perėjimas Grafikai
Laikina Renginiai / lygio struktūrų
4,5 šaltiniai
Problemos
5 Hunman grandynams
5,1 Solving Dangai problemos
5.1.1 Matrica mažinimo metodai
5.1.2 bounding
5.1.3 nutraukimas
5.1. D šakojasi
5,2 narė sumažinti
5.2.1 Surasti Suderinamumas poros
5.2.2 Surasti Maksimalūs compatibles
5.2.3 ieškojimas Pirmininko compatibles
5.2.4 konfigūravimas padengti Problema
5.2.5 formavimas Sumažinti srauto lentelė
5,3 narės paskyrimas
5.3.1 Pasiskirstymo teorija ir valstybės Uždavinys
5.3.2 Matrica mažinimo metodas
5.3.3 Surasti Maksimalus Intersectibles
5,34 konfigūravimas padengti Problema
5.3.5 Fed-Atgal išvaduose valstybės Kintamieji
5,4 Rizikos laisvos dvi lygio logika sintezė
54,1 Dvi lygio logika sumažinti
5.4.2 premjero Implicant kartos
54,3 premjero Implicant atranka
5,4 4 įvairių pavojų
5,5 Plėtros programos MIC operacijos
5.5.1 Pereinamasis Kubai
5.5.2 Pareigos Pavojai
5.5.3 įvairių pavojų
5,54 Burst Mode-transitions
5.5.5 Išplėstinė Burst Mode-transitions
5.5.6 narė sumažinti
5.5.7 narės paskyrimas
5.5.8 Rizikos laisvos dvi lygio logika sintezė
5,6 Daugiapakopė logika sintezė
5,7 technologijos Žemėlapiai
5,8 apibendrintas C elementų įgyvendinimas
5,9 Eilės Pavojai
5,10 šaltiniai
Problemos
Müller grandynams 207
6,1 Oficialus apibrėžimas Greitasis Nepriklausomybės 208
61,1 poklasiams greičio nepriklausančių grandynams 210
6.1.2 Kai kurie Naudingos Apibrėžtys 212
6,2 Užbaigti narė kodavimo 216
6.2.1 Pereinamasis Taškai ir įterpimas Taškai 217
6.2.2 narė grafikas Coloring 219
6.2.3 Įterpiama punktas Išlaidos Pareigos 220
6.2.4 narė signalo Įterpiama 222
6.2.5 Algoritmas Sprendimas CSC pažeidimas 223
6,3 Rizikos laisvos logika sintezė 223
6.3.1 atominės vartai įgyvendinimas 225
6.3.2 apibendrintas C elementų įgyvendinimas 226
6.3.3 Paprastas C įgyvendinimas 230
6.3.4 Bendrosios-Cube Algoritmas 238
6.4.Avarinio Laisvas irimą 243
6.4.1 Įterpiama Taškai Revisited 245
6.4.2 Algoritmas Avarinio Laisvas irimą 246
6,5 Apribojimai Speed-Nepriklausomi Projektavimas 248
6,6 šaltiniai 249
Problemos su 251
7 Laikina grandynams 259
7,1 modeliavimas sinchronizavimas 260
7,2 Regionų 262
7,3 Diskretusis metu 265
7,4 zonos 267
7,5 Taisyti sinchronizavimas 280
7,6 Laikina grandynams 289
7,7 šaltiniai 292
Problemos su 293
8 tikrinimas 295
8,1 protokolo tikrinimas 296
8.1.1 Linijinis laikas Temporal Logic 296
8.1.2 laikas Kiekybiniai reikalavimai 300
8,2 grandinės tikrinimas 303
8.2.1 Trace Struktūros 303
8.2.2 Sudėtis 305
8.2.3 Canonical Trace Struktūros 308
8.2.4 Veidrodžiai ir tikrinimas 310
8.2.5 Alkoholiniai atitikties 312
8.2.6 Laikina Trace teorija 314
8,3 šaltiniai 315
Problemos su 316
9 Paraiškos
9,1 Trumpa istorija asinchroninius Circuit Design
9,2 An asinchroninius Instrukcija-Ilgis Dekoderis
9,3 spektaklio analizė
Testavimas sistemos asynchronicznego
Sinchronizuoti Problema
9.5.1 tikimybė Synchronixation Klaida
9.5.2 mažinimas tikimybė gedimas
9.5.3 panaikinimu tikimybė gedimas
95,4 Arbitražas
9,6 ateitis asinchroninius Circuit Design
9,7 šaltiniai
Problemos
A priedėlis VHDL Paketai
A. 1 nondeterminism.vhd
A.2 channel.vhd
A.3 handshake.vhd
B priedėlis Rinkiniai ir ryšiai 359
Bisexual Pagrindinis teorija 360
B.2 Ryšiai 362
Nuorodos 365
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą
A
AlexWan
Guest
Hi all,
PDF iš šių nuorodų, negali būti pradėtas.Ar kas nors įkelti iš naujo?
h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
PDF iš šių nuorodų, negali būti pradėtas.Ar kas nors įkelti iš naujo?
h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
A
arunragavan
Guest
Likusi Files
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą
H
howz
Guest
tai yra gera knyga ... man daug ..
Thank you for being so natūra ir hellpful
Thank you for being so natūra ir hellpful
T
Thomson
Guest
AlexWan rašė:
Hi all,PDF iš šių nuorodų, negali būti pradėtas.
Ar kas nors įkelti iš naujo?h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
Hi all,PDF iš šių nuorodų, negali būti pradėtas.
Ar kas nors įkelti iš naujo?h ** p: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
T
Thomson
Guest
Labas,
nors
aš dabar skaitote knygą Įsodintas pagal save, nes vienas kartais galimybė kai i norėjo apibendrinti temą apie asinchroninius signalus perduoti tarp skirtingų laikrodžio domeno, ir tikrai neturi tokių ketinimą ištirti šį didžiulį srityje.
Iš esmės
aš ne susidūrė tiek daug logika įgyvendinama asinchroninius būdų, kurie trikdo mane daug ar i tiria jų mokėjimo daug laiko.
Be to, aš
nesu susipažinęs su tokių grandynų įskaitant jų efektyvumą, įgyvendinimo būdus ir bandymo ir tikrinimo metodai.Taigi aš tikrai vertiname jūsų patarimus ir žiniomis pasidalinti su manimi, jei sukurta tokių grandynų ir tikrai manote, kad tai yra tendencija ilgainiui iš AGRINDINĖS dizainas.
Ačiū,
Thomson
nors
aš dabar skaitote knygą Įsodintas pagal save, nes vienas kartais galimybė kai i norėjo apibendrinti temą apie asinchroninius signalus perduoti tarp skirtingų laikrodžio domeno, ir tikrai neturi tokių ketinimą ištirti šį didžiulį srityje.
Iš esmės
aš ne susidūrė tiek daug logika įgyvendinama asinchroninius būdų, kurie trikdo mane daug ar i tiria jų mokėjimo daug laiko.
Be to, aš
nesu susipažinęs su tokių grandynų įskaitant jų efektyvumą, įgyvendinimo būdus ir bandymo ir tikrinimo metodai.Taigi aš tikrai vertiname jūsų patarimus ir žiniomis pasidalinti su manimi, jei sukurta tokių grandynų ir tikrai manote, kad tai yra tendencija ilgainiui iš AGRINDINĖS dizainas.
Ačiū,
Thomson