ASIC modeliavimo vs FPGA

[no_mad]

Sveiki, aš turėjau šį argumentą su savo kolega. Argumentas jei dizaino buvo patikrinti FPGA laive, tai turi patikrinti vėl ASIC modeliavimo įrankis su SDF failą. Tai patvirtina, kad dizainas dirbs be jokių klaidų ar trikdžių, kai juosta-vėliau. Pasak mano kolegos, jei tas dizainas dirba FPGA lenta. Taigi, jis tikrai dirbs ASIC. Bet mano argumentas yra tai, ką apie vėlavimą ir trikdžių. Kadangi šių dviejų (ASIC n FPGA) turi skirtingą architektūrą. Kaip mes visi žinome, yra FPGA ir ASIC PLA yra vartų. Aš suprantu, kad FPGA yra geras būdas patikrinti ir patvirtinkite savo algoritmą. Prašome pasidalinti savo nuomone, labai vertinami. Ačiū iš anksto,-no_mad

 

[stevepre]

Jūsų kolega yra daugiausia teisę, bet žinoma, jums reikia įsitikinti, kad laiko suvaržymas turi būti gera ir verfied. Trikdžių ir vėlinimo? Vėlavimas gali būti sugauti laiko analizė (STM). Trikdžių? Trikdžių yra visur kas dizainas. Ir yra trikdžių tiek FPGA ir ASIC. Tačiau tol, kol jis sinchroninio dizainas ir atitinka laiką, tai veiks.

 

[ami]

Sveiki, Mano neseniai šeimininku-out lustas yra patikrinta tiek FPGA lenta ir modeliavimas (RTL ir vartai lygio), ir čia yra kai kurie iš mano patirties: 1. tikrinant savo kodą į FPGA laive, jūs galite įsitikinti, kad jūsų lustas veikia gerai. Yra keletas funkcijų, turi būti labai ilgas laiko patikrinti RTL treniruoklius, ir FPGA yra vienintelis pasirinkimas. 2. išskyrus naudojant FPGA - tiesioginis -> ASIC mokslas, patikrinti vartai / laiko su SDF yra būtina. Problema čia yra ne funkcijos, bet laikas. 3. Jaučiu, bet kodas, kuris atidžiai patikrinti RTL modeliavimo ---> run gerai FPGA lenta + + + SDF laiko patikrinti, Gerai ---> ASIC lusto veiks Gerai. rgrds,

 

[bajahaya]

Sveiki, Tai nėra būtina, kad lustas turėtų funtionaly gerai dirbti ASIC jei ji yra įrodyta FPGA dizainas. Priežastis: FPGA maršrutą yra apribojimų, važiuoti maršrutu, tai reiškia, ji turi savo struktūrą, jau ir tik mes trumpojo jungimo jungtis, kad kiekvienas CLB turi būti prijungtas. Tuo tarpu ASIC turi differnt maršrutą topologijos. FPGA žemėlapių yra padaryta atitinkamos architecuture ir ji gali naudoti daugiau ploto todėl daugiau vėlavimo, kaip gerai, ASIC, savo ruožtu, gali būti mažesnis plotas ir mažiau vėluojama todėl duomenys gali būti atvykimo pradžioje taip pat. Be ASIC mes turime gerą kontrolę laiko reikalavimus ir priemones, šiandien yra gana protingas opmitization, kuris yra ten FPGA.So galime užtikrinti, jei į įrodytas FPGA dizainas dirbs tą patį ASIC. Mes visada turi eiti dizainas srautas STA ir Paristic gavyba laidų žinoti nekilnojamojo dealy taip pat užtikrinti, logika / funkcijų tikrinimas. Pagarbiai, Ali

 

[SkyHigh]

no_mad, FPGA yra prototipų audinio. Galite naudoti jį, kad patikrintų, kad jūsų RTL dizainas FUNKCIJOS darbus. Nykščio taisykle: visada teisinga kažkas viršuje prieš jums ateis į apačią. Nuo ASIC požiūriu, jūs turite pereiti STA po post-sintezė prieš jums pradėti butai. Patirtis: Jūs galite perduoti STA po post-sintezės, bet tu negali praeiti po išdėstymo modeliavimas su SDF. Koks skirtumas: ASIC dizainas yra menas. FPGA dizainas yra žaislas. Jei galite tai padaryti ASIC, tai galite padaryti FPGA. Bet ne atvirkščiai.