Ar sinchroninis ar asinchroninis pageidaujamo dizaino?

[Pratibha MD]

Yra sinchroninis ar asinchroninis pageidaujamo dizaino?
PLZ motyvuoti.Async dizainas paprastai infered pagal Latch į FPGA dizainas o sinchronizavimo Design by šnipštas.
Taigi, kuri yra geresnė idėja projektavimo?

 

[khamitkar.ravikant]

visada yra geriau turėti sync.dizaino Flip flop produkciją tikrą laiką būtų nuspėjami ir renginių occure ne laikrodis Renginiai todėl visada geriau naudoti sync.sukurti.
If u eiti async.projektavimas tada FPGA veiklos gauti hamperd ir u won't get geriausių rezultatų.
If u wanna check pats net Xilinx priima pats įspėjimas, kai u vartoti kalbą šablonus.
ir gali eiti į Xilinx ISE's Edit -> language template -> VHDL -> sintezės Construct -> kodavimo pavyzdį -> tada ir gali tikrinti bet kurį iš šių pavyzdžių, kurie yra sinchronizuoti.arba async.
Xilinx bus įspėjama apie async.dizainas.
patikrinti, kad.

 

[Pratibha MD]

Visų pirma norėčiau padėkoti Jums už atsakymą.
Bandžiau async D Flip-flop į ise.Bet aš negavau jokių įspėjimų.Aš naudoju ISE 9,1
Ar galite PLZ pasiūlyti, kaip galiu sužinoti Laiko analizė Front pabaigos dizainas?Aš tai bet kokia versiją vertinimo priemones?

 

[Radix]

Pratibha MD

Kas yra async flip-flop in VHDL / verilog?

Flip-flop tai, ką iš tikrųjų daro dizainas sinchroninio nes clocked elementas.Kitos skaitmeninės grandinės tokių kaip AND, OR, XOR, ir jungikliai yra async prietaisus, bet Flops ir skaitikliai kaitos laikrodis briaunos ir surinkimo ir kitų async prietaisų būklę.

Galbūt Jūs norite pasiimti knygą apie skaitmeninę dizainas gauti familar su kai kuriomis sąvokomis.Tiesą async dizainas turėtų būti dar mažesnės galios alternatyva sinchronizuoti dizainas, nes jūs neturite laisvos eigos laikrodžiai.

Dauguma dizaino FPGA / asics yra sinchronizavimo dizaino.Arba bent jau jie bando būti!

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Radix