Ar kas nors turi patirties į komandą "Elabora

[swgchlry]

Kai aš naudoju Synopsys DC to sintetinti dizainas, aš noriu naudoti komandą sąsaja, bet aš negaliu suprasti parm "Arkos" ir "kurti".A pavyzdys naudoti
"parengti AAA-Arkos" BEAVHIOR ", bet kad pavyzdys yra VHDL dizainas.Dabar aš naudoju verilog į modelio dizainą, kaip parašyti komandą "tobulinti"?Ar turinio po-arch yra saugomos žodis?Kiek reikšmių gali būti priskirtos?Aš parašė komandą taip: parengti AAA-Arkos "verilog" naujinimą, kompiliatorių rodo, kad atnaujinimai yra išjungtas,
tai kodėl?

 

[tukken]

Taip prasidėjo versija 2001,08 su naujos
kintamąjį, power_cg_flatten.Pagal nutylėjimą, šio kintamojo reikšmė yra false, todėl rozgrupować
komanda negali priploti laikrodis-Elektronų srauto apribojimas ląstelių.Iš spaudai anksčiau nei
versija 2001,08, rozgrupować-visi-suliginti pašalina visus hierarchija dizainą.

Prieš ungrouping laikrodis-Elektronų srauto apribojimas ląstelių, nustatyti šių kintamųjų:

- Dcsh režimas (dc_shell)
power_cg_flatten = true

- Dctcl režimas (dc_shell-t) arba psyn_shell būdas
power_cg_flatten = true

Jei kintamasis yra true tarp parengia-gate_clock ir surinkti
procesą, laikrodis-Elektronų srauto apribojimas stilius integruotas ir rozgrupować-visi-suliginti daroma
prieš kompiliavimas.Laikrodis-Elektronų srauto apribojimas ląstelių įgyvendinama per parengia-gated_clock
bus prarasti savo savybes.Dėl to, kaupia įgyvendina laikrodis-Elektronų srauto apribojimas
ląsteles, kad naudoti atskiras sekcijas, pvz sklende, arba,
o ir vartai.Norėdami išvengti šios
padaryti, atlikite šią procedūrą:

dc_shell scenarijų:

analyze-f verilog top.v
set_clock_gating_style ......
parengia-gate_clock

rozgrupować-visi-suliginti
kompiliuoti

power_cg_flatten = true

rozgrupować-visi-suliginti
rašyti-hier-f verilog-o top_flat.v

Versijoje anksčiau kaip 2001,08, naudoti šį scenarijų:

analyze-f verilog top.v
set_clock_gating_style .......

parengia-gate_clock

clkgate_designs = rasti (dizainas "SNPS_CLOCK_GATE *)
set_dont_touch clkgate_designs
rozgrupować-suliginti visiems

kompiliuoti

remove_attribute clkgate_designs dont_touch
rozgrupować-suliginti visiems

rašyti-hier-f verilog-o top_flat.v

 

[swgchlry]

į tukken:
Ar ji turi kokį nors ryšį su parm "architechure"?I
haven't got it.

 

[maxsnail]

Manau Arch tavo dizainas behaviol arba rtl ar verilog ar ...

 

[floatgrass]

Jūs galite naudotis:
parengti xxxx-Arkos "verilog"-lib-DARBAS atnaujinti