Ar kas nors paaiškinti man pipelining sąvoka ir jos naudojimo ....

[Guru59]

Hi everyone ...........Ar kas nors paaiškinti man pipelining sąvoka ir jos naudojimo ....ačiū

 

[buark]

leisti manyti, kad jūsų ir jūsų kaimynų norite Cook kai su kai salotos atskirai spagečiai.Jei jūs užimti virtuvė per visą savo maisto ruošimo procesas jūsų draugas turi laukti ilgai laiko pradėti savo maisto ruošimo procese, o jei leisite jam naudotis viryklė, o jūs rengiasi salotos tai bus vamzdynų.

 

[Salma ali Bakr]

Yah tiksliai
arba kai u wanna do ur skalbimo tada sausi jis ten geležies ji
If u yra skalbimo mašina, džiovintuvas, ir į kambarį geležies (ir visi jie bendrai tarp daugelio)
ir u tris draugus, pavyzdžiui, B ir C
draugas gali pradėti daryti visą procesą nuo pradžios iki pabaigos, iki galo išnaudoti visas kambarys išteklius ir neleidžia niekam kitam, kad dalis jų
ar jis gali pradėti plovimo tada, kai jis pradeda džiovinimas, skalbimo pradžios B draugui
kai jis pradeda lyginimo, draugas B bus džiovinant ir draugas C būtų pradėti plovimo

Tai būtų puiki Žinoma, jei visi procesai trunka pačiu
bet tai ne visada
kad visi būtų laukti, kas laikosi daugiausia laiko
ir visas laikas, kai jie visi baigtis taip pat priklausys nuo to, kad

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />

 

[Banjo]

Nors aukščiau pateikti pavyzdžiai jums bendras sąvokas, jums gali būti įdomu, kodėl jūs norite tai padaryti FPGA.Pipelining į FPGA dažnai daroma ne gauti dviejų darbo vietų Priimta vienu metu.Jei yra dažnai naudojama gauti vieną darbo padaryta dideliu greičiu.
Per FPGA, ribojantis suvaržymas yra kiek logines operacijas galima atlikti vienu ciklu laikrodžio.Nuo Sudėtinės loginės operacijos metu turi būti paskirstytos per daug Luts (atrodo lenteles), ir visi Luts turi būti nukreiptas kartu su vidaus maršrutą, greitai gauti pasiūlymo vėlavimus yra daugiau nei vienas laikrodis ciklas.Norėdami išspręsti šią problemą, galite naudoti keletą laikrodžio ciklai atlikti bendrą užduotį, kiekviename etape ir vamzdelių nedidelę dalį užduoties užbaigimą.Tai tipo kaip ir surinkimo linijos požiūris į pastato automobilius.Kas tiek sekundžių, surinkimo linijos avansų vieną stotį.Prie kiekvienos stoties darbuotojas, viena užduotis.Kai eilutė yra ir veikia, naujas automobilis ritininis off line kiekvieną kartą eilutė avansų.Todėl jie, atrodo, kad vienas automobilis per "laikrodis".Vienas darbuotojas negali atlikti viso automobilio vienas "Laikrodis", nes jis arba ji negali gauti visas užduotis padaryti, kad greitai.Tačiau daugelis darbuotojų kiekvienas daro nedidelę dalį kartu galima pateikti vieną automobilį už "Laikrodis".Trūkumas yra tai, kad reikia laiko gauti surinkimo linijos visiškai pakrauta bent iš pamainų pradžią, nes darbuotojai vėliau surinkimo linijos turi laukti dalinis automobiliai patekti į jas.Be to, jų yra laiko penality, kai norite keisti į automobilius esate priėmimo galimybes, todėl jūs turite laukti surinkimo linijos išstumti automobilius, kurie yra iš dalies padaryti.
Vamzdynais per FPGA darbą tokiu pačiu būdu.Turite pertrauka užduotis į mažus gabaliukus, kad būtų galima atlikti vienu ciklu laikrodžio.Tada jūs turite sekti kurie etapas vamzdynų kiekvienas signalas buvo sukurtas taip, kad galėtumėte rekombinuotis jiems tinkamai tvarka.Pavyzdžiui, leiskite pasakyti jums reikia ir dviejų loginių operacijų rezultatas.Vienos operacijos metu buvo apskaičiuota 2 etapas, ir kita buvo apskaičiuota etapas 4.Jūs privalote nedelsiant 2 etapo rezultatas du papildomus laikrodžius taip, kad eilutės su iki 4 etapo rezultatai.Dėl ir produkcija turėtų būti įregistruotas šnipštas ir bus ne vamzdynų 5 etapas.

 

[alzomor]

Labas

Jūs galite rasti labai geras paaiškinimas Hennesy & Patterson knyga
"Kompiuterių architektūra Qauntitive požiūris"

Salam
Hossam Alzomor
ww.ig.org