Ar įmanoma sukurti FIFO, CPLD (XPLA3 šeimos)?

[lukee]

Hi everybody! Turiu vieną klausimą. Tai leido sukurti FIFO, CPLD (XPLA3 šeima)? Ačiū atsakymo Nuoširdžiausi linkėjimai Lukee

 

[cydi]

Taip tikrai galite padaryti.

 

[lukee]

Gal turite kokių nors pasiūlymų, kaip aš tai padaryti?

 

[Iouri]

ji taip pat priklauso nuo CPLD dydis. Galite naudoti Wizzard įrankiai avalible su ISE arba Qurtus generuoti FIFO

 

[echo47]

Galbūt. Kokio dydžio FIFO daryti reikia, ir kiek laisvos vietos turite savo CPLD? CPLDs yra maži prietaisai, ir FIFO sunaudoja tauriųjų macrocells saugoti duomenų bitus. Jūs tikriausiai norite optimizuotas dizainas, kuris naudoja mažiausias išteklių. Šerdys su Xilinx ISE CORE generatorius 8.2i nepalaiko CPLDs.

 

[Iouri]

taip pat aš nesu tikras, kodėl norite tai padaryti ant CPLD, nes FPGA vis gana lustas dabar, todėl jūs galite naudoti mažesnius FPGA daryti FIFO funkcija

 

[lukee]

Aš tai daryti CPLD, nes (aš neturiu pasirinkimo ), mano bosas nori šį CPLD (XCR3256XL). Dabar turiu nemokamai apie 70% macrocells šį prietaisą, nes apie 30% (~ 80) macrocells naudojant kontroliuoti TFT LCD. Noriu dizainas FIFO 24x22 bitų, nes kartais turiu kaupti kai kurių duomenų, kuriuos gaunu per SPI.

 

[echo47]

Skamba kaip problemų. 24x22 suvartoja 528 macrocells tik duomenų bitai, plius daugiau skaitikliai ir multiplekseriai. Gal galite įtraukti išorės FIFO arba paaiškinti problemą savo bosą.