apie Laikrodžių gamyba

[santuvlsi]

Hai Friends,

Ačiū už suteiktą geriausia atsakymus

Leiskite man gauti pašalinta viena daugiau painiavos

Rašymas DTL sukurs laikrodis bauda, tai prieš pabaigą.

Laikrodis pasireiškia generated.

Coming to backend, kaip šis generuoja laikrodis patenka į paveikslėlį?

Po sintezė mes netlist.tai netlist apima laikrodžių aparatūros?

Tada mes dizainas IC kur laikrodis turi būti suteikta kaip pirkimo, paprastai generatorius naudojami. (Mes pasakyti mikroprocesorius prisijungti 32.5Mhz clock Clock Input BIT)

Dabar kas yra naudoti laikrodis mes sukurta naudojant DTL ir kas yra generatoriaus laikrodžio naudojimas.

Esu unbale suprasti skirtumą

Santo

 

[satya_422]

Labas,

Vardas generuoja laikrodžio itslf reiškia "ji gauta iš šaltinių laikrodis".
Generated laikrodis prasme, mikroprocesorius imsis OSC laikrodžio įvedimo.
Nuo savo požiūrį laikrodis freq yra 33 ...MHz, bet mano procesorius reikalingas bet koks dažnis mažesnė nei ši.Šiuo Vidinė lustas laikrodis gali būti padalinta taikant nuosekliųjų logika arba bet kuriuo atveju PLL's.

Tikiuosi, kad šis išvalo jūsų abejonių.

Dėl "
- Satja,

 

[rajsrikanth]

faktiškai laikrodis generatorius yra laikrodis, ty jis generuoja clolck impulsų šaltinis.ir kai ateina hdl kodavimo šį laikrodį, kad iš tikrųjų generuoja generatorius yra naudojamas.
ty aiškiai galime pasakyti, kad DTL kodavimo nesukuria laikrodis, bet ji naudoja laikrodis, kuris generuoja generatorius.su nuoroda į laikrodį mes padarysime operacija, kuri yra reikalinga procesas.

Hope it helps
Kalbant
raj

 

[vlsichipdesigner]

Gerbiami dizaineris

mano 2 centai šioje diskusijoje ...

RTL yra imti, jei kada kreiptis į laikrodį apibrėžimas sekos bloką, taip, tai kas laikrodis jūsų šnipštas veikia ir kas logika, kurią norite užfiksuoti ir visi stuff.

Kai pamatysite lustą, kaip visą
1.Laikrodis yra pateikta Laikrodis PAD, paprastai lėtai dažnio laikrodis, dėl apribojimo Pad's ir triukšmo problemas.
2.Laikrodis yra įvedęs į Clock Generation blokas (paprastai visi labiausiai visi lustai turi tai), tai blokas bus PLL (faze linija), šio bloko tikslas yra sukurti visą parą dažnius.
3.Be vietos ir maršruto etapuose, statome Clock-medis 's šių specialių laikrodžių ir užtikrinti šių konkrečių laikrodžiai atvyksta tuo pačiu metu visoms susijusioms FLOPS.
4.Tai yra logika, kuri nustato, ar duomenys galioja visoje laikrodžio Clocking sąsajos ir visiems, kad kita ...

tikiuosi aš ne komplikuoti savo supratimo problema.

Praise Lord

nuoširdžiausi linkėjimai,
vlsichipdesigner
http://www.vlsichipdesign.com
[Daugiau ASIC dizainas nemokamai]

 

[ubna]

Laikrodžiai generuoja fiziškai Crystal generatoriai ir teikiama kaip signalo grandinėms ..

 

[rajsrikanth]

iam darbui laive, dizainas, kad galėčiau atsakyti į klausimą, kaip

Mūsų Board Design mes naudojame bendrą laikrodis tai yra kristalai už laivą, ir nuo to, naudojant mūsų laikrodis buferis siųsti laikrodis visiems laive dalių ir taip pat mes naudojame FPGA mūsų tarybai, mes suteikiame laikrodis fpgapin taip pat, kad mes gali naudotis visą parą.
naudojant šį laikrodį mes veikti viduje FPGA logika.
DTL kodą naudojant šį laikrodį bus eksploatuojamas.
Paprastai šis laikrodis atsižvelgiant į visas sudedamąsias dalis, kad reikia laikrodžio, o taip pat FPGA.

Mūsų atveju mes doesnot generuoti bet viduje FPGA DTL koduoja laikrodžio.mes iš tikrųjų panaudoti laikrodis, kuris egzistuoja ant lentos.

linkėjimai
raj