Apie FIR lygiagrečiai forma įgyvendinimo klausimas

[alimassster]

Hello friends
Įsivaizduokite, kaip x nepertraukiamo srauto įvedimo pavyzdžių ir y, kaip dėl srauto,
pavyzdys atidėti logika žymimas Z **- 1, kur -1 reiškia vieną parą delay.The vėluoja įėjimo pavyzdžių yra tiekiamos į vieną patekimas multiplier.coefficients (žymima H0 su h (n-1)) yra tiekiamų į kitą indėlį koeficientas Y yra tik į pirkimo pavyzdžių rinkinys Sumavimo.

Dabar mano klausimas

Kiek laikrodis mums reikia, kad į produkcijos rezultatas?
Ir jei mums reikia, pavyzdžiui, sieninių ir rankinių N maitinti skleidėjai su N žaliavų N čiaupo FIR filtras apskaičiuoti TAIP, tai koks skirtumas tarp lygiagrečiai formą ir vieną MACC kurių forma skiriasi (Yra lygus vėlavimą (skaičius laikrodžiai) tiek formas)?
thx<img src="http://images.elektroda.net/6_1163764296.jpg" border="0" alt="a question about FIR parallel form implementation" title="Apie FIR lygiagrečiai forma įgyvendinimo klausimas"/>

 

[rsrinivas]

Nėra laikrodžiai ir būtinybę šį procesą, reikia kas architektūra UR naudojant.
lygiagrečiai forma turėtų būti u 2 laikrodžiai produkcija
input registruojant ---- combologic ---- produkcijos registravimas
1 CLK ---- jokio delsimo ---- 1 CLK

Sakau tai aparatinė perspektyvos.
į fir filtro koeficientai yra nustatomi ir u nereikia suply juos visada.

 

[alimassster]

Citata:

lygiagrečiai forma turėtų būti u 2 laikrodžiai produkcija

input registruojant ---- combologic ---- produkcijos registravimas

1 CLK ---- jokio delsimo ---- 1 CLK

 

[coshkun]

Z ^ -1 atminties vėlavimas ir tai neturi nieko bendra su clock.For pavyzdžiui X * Z ^ -1 reiškia Ankstesnis vertės X.Turite saugoti visus atmintyje vertybes.

x [t], x [2T], x [3T], x [4T], x [5t], x [6t] ...

 

[alimassster]

Ačiū coshkun
Aš perskaičiau šį XtremeDSP Vartotojo vadovas, kad <bandinio nedelsiant logika žymimas Z ^ -1, kur -1 reiškia vieną laikrodžio vėlavimo> kuris mane abejotinas
Atrodo, tai ne logiška, kad taip caz lygiagrečiai prasmės Am I right?
Dėkojame už jūsų atžvilgiu

 

[coshkun]

Taip, iš esmės į FIR filtras įgyvendinantis galite pridėti ankstesnes reikšmes dauginant jas su koeficientais.

 

[alimassster]

iš tikrųjų aš mokausi įvairių realizavimo FIR dėl FPGA
Turite klausimų apie pusiau lygiagrečiai įgyvendinti informacijos?
Apie Z ^ -1 vėlavimą: Kaip sąnaudos turėtų būti saugomi ir skirtas pašarams dauginti bloką?
thx in adv

 

[coshkun]

Atsiprašome už pavėluotus reply.I don't know much about FPGA implementation.Maybe jums reikia atminties masyvas saugoti visas vertybes.

 

[rsrinivas]

Labas
U turėti pavyzdžių į FPGA produktas U svetainę pirko.
Tai yra veiksmingas.
ru doing filtras bankas??

 

[alimassster]

Hello my friend
kad ne exactley filtras banko I'm just mokosi įvairios diegiamos įrangos, pavyzdžiui, lygiagrečiai ir pusiau formų ir kaip jos yra įtraukiamos į įrangos, kuri yra Xilinx virtex-4 DSP48 prietaiso.I'm painioti su lygiagretumo privalumai
caz matau lygiagrečiai formą sąnaudos yra įtrauktos į MUL blokai, kaip srautas ir jei tai ne vienu metu, tai kaip tai įmanoma, kad į kiekvieną CLK produkcija?
Įdomu, jeigu ji yra, naudojant vamzdyną, kurioje po kelių clks kad visi registrai yra visiškai, tada mes produkcija kiekvienas CLK.

Jei sąnaudų nėra šeriami tuo pačiu metu, ir nėra vamzdynas, tada kaip lygiagrečiai skiriasi nuo vieno MACC formą.

Dėkojame už jūsų atžvilgiu
Have a nice time
Sėkmės

 

[rsrinivas]

I'm painioti su lygiagretumo privalumai
caz matau lygiagrečiai formą sąnaudos yra įtrauktos į MUL blokai, kaip srautas ir jei tai ne vienu metu, tai kaip tai įmanoma, turėti kiekvienos CL produkcija

viena CLK priklauso nuo UR prietaisas ištekliai ir greitį jie veikia.
Check out ur skleidėjai greitį ir viskas.
Manau, kad UR naudotis sistema generatorius DSP.
jei taip, tai priklauso nuo wat jis sintezuoja į.
Parallel - daug MUL's ir įtaisų (N-tvarka filtras)
Serail - vienas MUL ir vienas įtaisas
pusiau lygiagrečiai - tarp dviejų COMPRO.

 

[alimassster]

Dėkojame medus
I'm going to pateikti savo seminarą apie ketvirtadienis let's see what happens

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Linkiu geriausios
Sėkmės