Apie Apribojimai ir atributus (Xilinx)

[vapsva]

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Klausimas" border="0" />Kaip tai galima gauti nustatyto vėlavimo signalas apie produkcijos FPGA?
Projektas Spartietis.Aš naudoju ISE4.1 Synplify (VHDL).
Arba kaip ji galima naudoti atributą "X" VHDL?Ar yra tokie apribojimai, kurie draudžia ištrinti logika etapu žemėlapis?

 

[samuel_john]

vapsva rašė:

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Klausimas" border="0" />
Kaip tai galima gauti nustatyto vėlavimo signalas apie produkcijos FPGA?

Projektas Spartietis.
Aš naudoju ISE4.1 Synplify (VHDL).

Arba kaip ji galima naudoti atributą "X" VHDL?
Ar yra tokie apribojimai, kurie draudžia ištrinti logika etapu žemėlapis?