ADC ir atmintis dizainas

F

fresh_easy

Guest
Hello guys,

Mano mokyklos projektas statome PC digital oscilloscope su 10MHz dažnių juostos plotį ir man reikia pagalbos su dizainu.

Noriu pavyzdys signalas švirkščiamas į ADC ir laikyti RAM vertė.Tai, aš nenoriu prarasti visus mėginius ir tu negali skaityti ir rašyti Ram tuo pačiu metu (nemanau).Gerai, kad yra trys kanalai (CH1, CH2, ext), bet galime sutelkti dėmesį į vieną, nes dizainas bus panašus į kitų.

Jis susideda iš vieno ADC ir dvi avys.

ADC bus parašyti RAM1 kol jis visiškai tada pereikite prie Ram2, tada aš skaityti RAM1 tada skaityti RAM2 kai ADC turi užpildyti jį.
Tuomet šis ciklas tęsiasi.Duomenys bus skaityti IPS mikro reguliatorius ir išsiųsti USB perdirbti.

Galiu programuoti C, susirinkimų ir VHDL.I'm so susipažinę su mikro valdikliais ir CPLDs.Any suggestions labiau pagerinti savo dabartinį dizainą?

 
Panašiai kaip geras projektas!

Vietoj reguliariai RAM, mano FIFO.Jis gali rašyti ir skaityti tuo pat metu, ir ji jau yra adresu skaitikliai.Vienas populiariausių FIFO gamintojas Cypress.
http://www.cypress.com/

 
Ačiū, aš niekada girdėjusi apie FIFO prieš bet skamba gana kietas.Skaityti ir rašyti tuo pačiu metu !!!!!!Simply amazing Thanks again.

 
Geras DTL-projektai h ** p: / / www.opencores.com
Paskutinį kartą redagavo baonguyenpro m. lapkritis 12, 2006 8:58; Redaguota 1 kartą iš viso

 
Cool, thanks I'll check it out.Svetainės atrodo gana kietas.

 
Projektavimas 10MHz Analogic pralaidumo OSD nėra paprastas dalykas, net su FPGA.
Senas ir nuoroda dizainą galima rasti čia:
http://alternatezone.com/electronics/dsoamk3.htm
Atminkite, kad 10MHz Analogic spartos tai bent 20MHz Naikvisto ėmimo ir oversampling iki 40MHz tikriausiai bus būtina įsigyti visus formos signalų natūra.

sėkmės

 
matote šį pranešimą
ji padės jums daug

http://www.edaboard.com/viewtopic.php?t=41841

ir aš norėčiau pasiūlyti ją įgyvendinti FPGA su vidaus RAM

linkėjimai,
Salma

 
Salma ali Bakr rašė:

matote šį pranešimą

ji padės jums daugh ** p: / / www.edaboard.com/viewtopic.php?t=41841ir aš norėčiau pasiūlyti ją įgyvendinti FPGA su vidaus RAMlinkėjimai,

Salma
 
gerai, nėra PowerPoint visais

U reikėtų atsižvelgti į tai, prieigos laiką RAM, kad būtų galima pasirinkti jo dydžio

 
Here it is.Atsiprašau dar kartą.
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top