V
vvsvv
Guest
Galima naudoti rising_edge (CLK) procese A ir tuo pačiu metu
naudojant faling_edge (CLK) į procesą B ???????
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying ar Labai liūdna" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying ar Labai liūdna" border="0" />ABIEM procesas A ir proceso B tik vieną architektūrą!
Ar galiu?
(spartan2 FPGA, į VHDL!)
THANKS!
naudojant faling_edge (CLK) į procesą B ???????
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying ar Labai liūdna" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying ar Labai liūdna" border="0" />ABIEM procesas A ir proceso B tik vieną architektūrą!
Ar galiu?
(spartan2 FPGA, į VHDL!)
THANKS!