Abejonių dėl CASE VHDL / Verilog

[harisachin]

Dažniausiai naudojamas atveju pareiškimas: Byla my_signal => ...; kai b => <...>; kai kiti => ...; pabaigos atveju; Ar yra koks nors skirtumas tarp pirmiau kodą ir šis kodas, sintezė optimizavimo? Atveju "1" (my_signal =) => ...; (my_signal = ab) => ...; (kiti) => ...; pabaigos atveju; aš atėjau žinoti, 1 vyresnysis asmuo pramonės, kad pastaroji kodas iš tiesų yra naudingas dėl kokios nors priežasties. Man buvo ne gauti iš jo dėl aplinkybių priežastis. Jis sakė, kad 1 kodas syntheisze į daugiau komparatoriai ... Ar kas nors prašome padėti man rasti priežastis, kodėl 2. kodas yra geriau nei 1?

 

[permute]

Ši nuoroda bus paaiškinti kai tai: http://www.sunburst-design.com/papers/CummingsSNUG1999Boston_FullParallelCase.pdf

 

[TrickyDicky]

pavyzdžiui, VHDL išvaizdą. VHDL, ji atrodo gana beprasmė. Case "1" turi tik 1 variantas (kai kažkas = '1 '). Ir atvejais Arnt teisiškai ūkio į tai, nes jie vertina true / false yra įvairių tipų, nuo "1" bitų. Dabar, tai gali padėjo dienomis, kai camparaters kaina procentais didesnes sumas logikos, bet dabar adays su šiuolaikinių prietaisų yra daug daug geriau rašyti kodą, kad jausmas, o ne bandyti ir išsaugoti nelyginis LUT / registruotis čia ir ten.

 

[FvM]

Antrasis konstruktas nei teisinių VHDL, nei Verilog sintaksė, taigi, tai ne visai aiškus skirtumas jums nuorodą į. Priešingai į Verilog, VHDL nežino analogiškuose atvejuose (sutampa sąlygos). Galiausiai, jei du konstruktai yra funkciškai lygiavertės, jie, greičiausiai, galų gale patį vartų lygio netlist duting sintezę.