L
leongch
Guest
HI
Aš negaliu peržiūrėti schematiškai bent Debussy schematiškai žiūrovas.Paleisti rengimo ir viskas yra gerai, įskaitant imitavimą signalo.Tiesiog, kad aš negaliu peržiūrėti aukščiausio lygio modulį, kaip man reikia shematic.Ar dėl verilog testbenches problemos?Koks galėtų būti problema?
pradėti
$ fsdbDumpfile ( "top.fsdb");
$ fsdbDumpvars (0, viršuje);
$ fsdbDumpon;
if ($ testas $ plusargs ( "dump_core_only"))
$ fsdbDumpvars (2, top.transcieverB_chip);
kitas
$ fsdbDumpvars (0, top.transcieverB_chip);
pabaiga
else if ($ testas $ plusargs ( "dumpvcd"))
pradėti
$ kalbomis ( "dempingo VCD failas ...");
$ dumpfile ( "top.vcd");
$ dumpvars (0, viršuje);
pabaiga
Aš negaliu peržiūrėti schematiškai bent Debussy schematiškai žiūrovas.Paleisti rengimo ir viskas yra gerai, įskaitant imitavimą signalo.Tiesiog, kad aš negaliu peržiūrėti aukščiausio lygio modulį, kaip man reikia shematic.Ar dėl verilog testbenches problemos?Koks galėtų būti problema?
pradėti
$ fsdbDumpfile ( "top.fsdb");
$ fsdbDumpvars (0, viršuje);
$ fsdbDumpon;
if ($ testas $ plusargs ( "dump_core_only"))
$ fsdbDumpvars (2, top.transcieverB_chip);
kitas
$ fsdbDumpvars (0, top.transcieverB_chip);
pabaiga
else if ($ testas $ plusargs ( "dumpvcd"))
pradėti
$ kalbomis ( "dempingo VCD failas ...");
$ dumpfile ( "top.vcd");
$ dumpvars (0, viršuje);
pabaiga