8bit visiškai Custom atminties dizainas

[Kevin parkas]

Prieš kuriant 512K atminties dizainas, Turiu problema projektuojant 8bit atminties.
Darau layout su Cadence virtuozas.Turėjau padaryti maketą 1bit ląstelės pirmiausia.Ir padarė 2bit ląstelių su 2 instancijos 1bit ląstelių, 4bitcell su 2 2bitcell ir 8bitcell su 2 4bitcell.
Galiausiai, padaryti LVS su kalibras (hierarchija), turėjau problemų.Tai, kad kai 1bitcell tranzistorius yra disapeared ir persikėlė į 8bitcell (vaizdas iš viršaus).
Ar yra kokia nors priežastis dugno lygio tranzistoriaus pereiti prie aukščiausio lygio hierarchijos?

Ir hierarchija dizainas tai Gerai, kad susikerta dvi Pavyzdžiui?

 

[YESH_23]

erudicija nėra tokia veiksminga, o rodo klaidas.

tai veiksminga gaudyti klaidas

Pavyzdžiui, jei u trumpas signalas VDD ji rodys klaida tinklai prijungti prie VDD yra neteisinga

jis nebus rodomas net trumpuoju bet VDD ltself kaip klaida

Manau, U got it

taip kryžminį patikrinimą UR išdėstymas kruopščiaiSkelbimas po 3 minučių rengiant maketus tokių atminties ląsteles ir visi jo geriau naudoti virtuso XL

BCZ savo interesus išdėstymo schema Editor supaprastina darbą

ne tai, kad virtuso neturėtų būti

priklauso .....