4 BIT CLA padidinimai HELP!

[ninja8oi]

Hey guys dėl kokios nors priežasties aš dirbu šioje padidinimas per pastaruosius keletą dienų ir negali gauti tai surinkti.Aš gaunu klaida: Line 49: VHDL sintaksės klaida; netikėtai pasibaigus failo.Ką tai reiškia?Negaliu rasti kur klaida.

biblioteka IEEE;
naudoti ieee.std_logic_1164.all;

SUBJEKTAS CLA_ADDER YRA
UOSTO (x0, x1, x2, x3: į std_logic;
y0, Y1, Y2, Y3: į std_logic;
c0: į std_logic;
S0, s1, s2, s3: iš std_logic);
Pabaiga CLA_ADDER;

Architektūra elgesį CLA_ADDER YRA
Signaliniai G0, G1, G2, G3, P0, P1, P2, P3, C1, C2, C3, C4: Std_logic;

Pradėti

- Apibrėžiančio G
Procesas (x0, x1, x2, x3, y0, Y1, Y2, Y3)
Pradėti
G0 <= x0 ir y0;
g1 <= X1 ir Y1;
g2 <= x2 ir y2;
G3 <= X3 ir Y3;
- Apibrėžiančio P
P0 <= x0 ir y0;
p1 <= x1 ar Y1;
p2 <= x2 ir y2;
p3 <= X3 arba Y3;
Baigti procesas;- Apibrėžiančio C
Procesas (G0, G1, G2, G3, p0, p1, p2, p3, c0)
Pradėti
C1 <= g1 arba (p1 ir c0);
C2 <= g2 arba (P2 ir (g1 arba (p1 ir c0));
c3 <= G3 arba (p3 ir g2) arba (p3 ir p2 ir g1) arba (p3 ir p2 ir p1 ir c0);
c4 <= G3 arba (G3 ir G2) ir (P3 ir P2 ir G1) arba (P3 ir P2 ir P1 ir G0) arba (P3 ir P2 ir P1 ir P0 ir C0);
Baigti procesas;

- Apibrėžiančio S
Procesas (p0, p1, p2, p3, c0, C1, C2, C3);
Pradėti
S0 <= P0 xor c0;
s1 <= p1, xor c1;
s2 <= p2 xor c2;
s3 <= p3 xor c3;
Galutinio proceso;
Pabaiga architektūra elgesį;

 

[khorram]

Jūs praleidote ") atsižvelgiant į 35.Taip pat įvesti "," po "proceso" dera 41.Atsižvelgiant į 48 reikia išbraukti žodį "architektūra".Bandykite atlikti šiuos kodas:

biblioteka IEEE;
naudoti ieee.std_logic_1164.all;

SUBJEKTAS CLA_ADDER YRA
UOSTO (x0, x1, x2, x3: į std_logic;
y0, Y1, Y2, Y3: į std_logic;
c0: į std_logic;
S0, s1, s2, s3: iš std_logic);
Pabaiga CLA_ADDER;

Architektūra elgesį CLA_ADDER YRA
Signaliniai G0, G1, G2, G3, P0, P1, P2, P3, C1, C2, C3, C4: Std_logic;

Pradėti

- Apibrėžiančio G
Procesas (x0, x1, x2, x3, y0, Y1, Y2, Y3)
Pradėti
G0 <= x0 ir y0;
g1 <= X1 ir Y1;
g2 <= x2 ir y2;
G3 <= X3 ir Y3;
- Apibrėžiančio P
P0 <= x0 ir y0;
p1 <= x1 ar Y1;
p2 <= x2 ir y2;
p3 <= X3 arba Y3;
Baigti procesas;- Apibrėžiančio C
Procesas (G0, G1, G2, G3, p0, p1, p2, p3, c0)
Pradėti
C1 <= g1 arba (p1 ir c0);
C2 <= g2 arba (P2 ir (g1 arba (p1 ir c0)));
c3 <= G3 arba (p3 ir g2) arba (p3 ir p2 ir g1) arba (p3 ir p2 ir p1 ir c0);
c4 <= G3 arba (G3 ir G2) ir (P3 ir P2 ir G1) arba (P3 ir P2 ir P1 ir G0) arba (P3 ir P2 ir P1 ir P0 ir C0);
Baigti procesas;

- Apibrėžiančio S
Procesas (p0, p1, p2, p3, c0, C1, C2, C3)
Pradėti
S0 <= P0 xor c0;
s1 <= p1, xor c1;
s2 <= p2 xor c2;
s3 <= p3 xor c3;
Galutinio proceso;
Pabaiga elgesį;