4 įvesties padidinimas VHDL padidinimas

[killersbeez]

Sveiki, turiu klausimą karštas 4 įėjimai į VHDL programą padidinimas! aš padariau šį VHDL kodas yra teisingas?! Biblioteka IEEE; naudoti IEEE.std_logic_1164.all SUBJEKTAS padidinimas yra bendrinis (gydomojo poveikio neturinčiomis medžiagomis: laikas: = 0 ns); prievadas (A, B, C, D: std_logic; suma: iš std_logic); Pabaigos subjektas; Architektūra funkcinė APIE padidinimas BEGIN PROCESAS (A, B, C, D) prasideda, jei (A = '0 'B = '0' ir C = '0 'ir D = '0'), tada suma

 

[Fl1pFl0p]

Aš manau, jūs pradedate, gal klasės, tokiu atveju Ripple Carry padidinimai yra viena jums seaching. [Url = http://www.altera.com/support/examples/vhdl/v_f_add8.html] VHDL: Ripple atlikti padidinimai [/url], o tai paaiškina, pulsacijos vežti padidinimas [url = http://www.search com / nuoroda / Adder_ (elektronikos] Prašymas angis (elektronika) - Search.com [/url]), turėtų padėti.

 

[killersbeez]

sako, kad tai man ir i cant rasti, kas negerai yra: (digi.vhdl: angis (funkcinis): digi.vhdl: 64: syntax error, netikėtų t_PROCESS, tikėdamiesi t_IF PROCESAS v2cc: digi.vhdl: 1 klaidų [color = "Sidabrinė"] [size = 1 ]---------- Pranešimas Parašytas 00:45 ---------- Ankstesnė žinutė buvo ne 00:27 -------- ! [/size] [/color] surasti problemą viską darbų, bet tai 4 įvesties padidinimas ar kažką kita?!

 

[Fl1pFl0p]

Ši eilutė rodo sąnaudų numeris: Į STD_LOGIC_VECTOR ( downto 0 7 ), tai yra 8bit padidinimas. Pulsacijos padidinimas gali būti paskleista kuo daugiau bitų, kaip norėtumėte. Jei jūs skaitote saitą aukščiau ir kilpa kelia painiavą, bandykite skaityti šį pavyzdį. [Url = http://vhdlguru.blogspot.com/2010/03/4-bit-ripple-carry-adder-using-basic.html] VHDL kodavimo patarimų ir išmokite gudrybių: 4 bitų ripple Carry padidinimai naudojant pagrindinio logika vartai [/url] Tai 4bit vartų lygio padidinimas ir bandymų stendo imituoti jo elgesį.

<span style="color: grey;"><span style="font-size: 10px">---------- Pranešimas Parašytas 18:31 ----- ----- Ankstesnis Post buvo 18:15 ----------</span></span>
O Wooo ... nematė savo kodą viršuje. Kur, kurie ateina iš?

 

[sanju_]

Hi jūsų programa yra ne nešioti ir vietoj "jei" galite naudoti "atveju" būtų geriau .. jei norite naudotis "if" geriau naudoti "elsif ".... galite gauti savo kodą klaidų, nes jūs tiek daug "jei" ir vieną "pabaigoje, jei" http://www.edaboard.com/thread190952.html

 

[vipinlal]

Vienas iš pasiūlymų, VHDL siūlo elsif. Taigi vietoj naudojant kitas, jei kiekvieną kartą, galite naudoti elsif. Kodas atrodys švaresnis ir lengva derinti. Turite naudoti daug "kas, jei" šį kodą bet doesnt turi pakankamai "pabaigoje, jei" juos visus.