2-D array (verilog) synthesizable?

[stevepre]

Aš naudoju VHDL per ilgai, ir nežinau, ar 2-D array (verilog) taip synthesizable ar ne ...

 

[yuenkit]

Taip, tai synthesizable

 

[stevepre]

Ačiū.Ir aš patvirtinu, kad.
Tačiau tai nėra lengva dump 2-D masyvo modeliavimas (NCSIM)?
Be ModelSim, ji teisę ten.Dėl VCS, aš taip pat žinau būdą.Bet NCSIM?

 

[linuxluo]

labas,
dėl ncsim, manau, jokiu būdu