16b kondensatorius SAR ADC bandymo rezultatas anayse

J

jerryzhao

Guest
Aš bandymo A 16 bitų SAR capcacitor ADC, kad dizainas mūsų komandos.Yra šokinėja įtampa, kai išėjimo kodas kirsti 1/2Vr mazgas.I
can't find pagrindinė šio pereiti įtampos.Kiekvienas atitikti tą patį rezultatą?Kondensatoriaus matrica yra kontrolės termometras kodas.Tai singal pabaigos įvesti ADC (kaip tik rūpintis, kad DNL taikymui, siekiant išsaugoti mirti dydis taip naudoti singal pabaigos duomenis).
Išsamiau rodoma priedą pav.

 
Ar tai, kad ten yra kažkokia histerezę?Lygiai kaip didelis yra šuoliams?

 
šuolis įtampos apie 8 LSB, kitų mazgų 1-2 LSB.Bandymo rezultatas labai patiko kažkokia histerezė.Bet nemanau, kad jis yra lyginamas histerezė.Jei jis yra lyginamas histerezę kiekvienas mazgas histerezė.ADC mėginio tada lyginamasis darbas 16 kartų SAR ADC.I don t know why yra 2 stabili valstybė netoli 1/2Vr mazgas.

 
Jis tikisi, kad man patiko ADC yra keletas "atmintis" apie ankstesnes palyginti.Keletas patarimų ieškoti:

Nepakankamas nusistovėjimo trukmę dėl PPK.Tai tikriausiai blogiausias apie TPĮ perėjimą, kaip jūs matote.Jeigu DAC nėra išspręstas iki 16 bitų (> 11 metu pastovaus sureguliavimo) prieš lyginti, bus klaidų, kurios galėtų būti panašus į tai, ką jūs matote.Į talpa yra przełączany yra didesnis už TPĮ perėjimą, kuris gali sukelti didžiausia klaida atsiranda toje vietoje.

Nebaigtos atkurti iš VPK tarp matavimo.

Atsiliepimai iš lyginamosios į sąnaudas tada, kai palyginti atliekamas.

 
Manau, kad kai "atmintis" yra esminės priežastys.Aš ieškau ko nors būdu įrodyti.

 
Kiekvienas palyginimui yra keletas jautrumas ty jis nemano keisti žemiau keletas apribojimų.
Ši riba bus gerokai žemiau LSB (~ LSB/10 ie.e ~ UV), kad nebūtų sutrikdyta dnl ir INL charakteristikos.Ji nėra cact kaip nuolatinės kompensuoti, priklauso nuo signalo amplitudė ... Kai signalo amplitudė tarp slenksčio ir palyginimui įtampos yra aukštos jūs pamatysite tokį poveikį, tačiau, jei lyginamasis įtampa srityje lyginamosios ribą padarys klaidą.Nes labiausiai kodų jūs pranešimas šiuo klausimu.Ar galima imituoti palyginimui įvedimo aplink šio punkto

Ar šis skirtumas ar vieno baigėsi varuiante?Kokio tipo palyginimui esate naudojęsis?Ar turite kokių nors tipo autozero? Ar jūs naudojate kokią nors klaidų taisymo?

 
Vienas iš būdų patikrinti, ar nepakankamai sureguliuoti laiką PPK būtų paleisti ADC with lėčiau laikrodis.Jei problema mažėja arba yra pašalinti, tada nusistovėjimo trukmę klausimas greičiausiai priežastis.

 
Yra 3 etapo išankstinio amp paskutinis etapas yra sklende ir lyginamasis.The comp yra differential input, vieną galą prijunkite dangtelį masyvo produkcija, kita pabaigoje prijungti VCM.
Yra restet Swith priemaišose amp, yra įtampa riba diodai iš anksto stiprintuvą.su sklende gali autozero.Tačiau be kompensuoti atšaukti palyginimui su mūsų sistema nėra priežiūros poslinkis.

I tipo bandymas ADC į mažu greičiu, kai SPS mažiau nei 10Ksps šuolis įtampos nemažina kaip SPS sumažinti.10K-30k SFS šuolis įtampos padidėjimas su SPS greičio padidėjimą.Po 5 minučių:Aš imituoti įtampos aplink VCM, lyginamasis rezultatas dešinėje.Mes triukšmo modeliavimo modeliavimas taip pat.kad mes galėtume patikrinti DNL 1 ~ 2 LSB daugumoje punkte.tik šuolis vlotage, kai įvesties kirsti 1 / 2 Vref.

 
jerryzhao rašė:

Yra 3 etapo išankstinio amp paskutinis etapas yra sklende ir lyginamasis.
The comp yra differential input, vieną galą prijunkite dangtelį masyvo produkcija, kita pabaigoje prijungti VCM.

Yra restet Swith priemaišose amp, yra įtampa riba diodai iš anksto stiprintuvą.
su sklende gali autozero.
Tačiau be kompensuoti atšaukti palyginimui su mūsų sistema nėra priežiūros poslinkis.I tipo bandymas ADC į mažu greičiu, kai SPS mažiau nei 10Ksps šuolis įtampos nemažina kaip SPS sumažinti.
10K-30k SFS šuolis įtampos padidėjimas su SPS greičio padidėjimą.
Po 5 minučių:
Aš imituoti įtampos aplink VCM, lyginamasis rezultatas dešinėje.
Mes triukšmo modeliavimo modeliavimas taip pat.
kad mes galėtume patikrinti DNL 1 ~ 2 LSB daugumoje punkte.
tik šuolis vlotage, kai įvesties kirsti 1 / 2 Vref.
 
Siekiant mažai 1 / f triukšmo, įvesties thransistor dydį yra labai didelis, kad yra 4000/0.5, pakrovimo transis yra doide prisijungti dydis yra 120 / 4.siekiant padidinti pelnas przedwzmacniacz, dizainerio sukurti teigiamą atsiliepimą tranzistorius lygiagrečiai su diodas prisijungti tranzistorius dydis yra 96 / 4.
Pirmiausia, manau gal yra histerezę ir lyginamosios kaip nesutapimui šių teigiamų atsiliepimų tranzistorius, tada pridėti Neatitiktis thoes apkrovos tranzistorius bet aš don t rasti histerezė.
SAR ADC sistemoje ėminio tada palyginimui rodyti 16 kartų.lyginamasis atkurti kai sistema mėginio, todėl histerezę įtakos šios rezoliucijos,
o ne šokinėja įtampa, kai įvesties kirsti 1/2VREF (arba kodas kirsti 10000 ... 00).Po 3 minutes:Nuoroda iš išorės mažai triukšmo LDO.pelnas 3 etapas yra daugiau negu 100 dB, atviras kontūras -3 dB juostos plotis didesnis kaip 3,5 (blogiausiu atveju).
Įprastas mėginių ėmimo dažnis 60k SPS.Parašytas po 22 minučių:Dangtelį masyvo pirmą kartą produkcija (VCM-Vin)
1 / 2Vr.Kai vin mažai didelių nei 1/2Vr, dangtelį masyvas bus 3 / 4 vr tada SA netoli 1/2Vr.Kai Vin mažiau nei 1/2Vr, dangtelį matrica bus 1 / 4 vr tada SA netoli 1/2Vr.šis šuolis įtampos poveikis panašus į "atmintį" sistema.bet tik dangtelį masyvas yra slanki mazgas kai comp paleisti.Ar už injekcija VCM Swith?(sistema mėginio dangtelį masyvas produkcijos mazgas prisijungti VCM ir VCM jungiklis išjungtas, pirma, kad būtų atmesti įvedimo jungiklis mokestis injekcijos).Bet manau, kad šis mokestis injekcijos turėtų būti tik kompensuoti.Ar tai susiję su sąnaudų stiprintuvą?Arba įtampos galite pakeisti dangtelio vertė?Bet aš naudoju MIM kap.
Aš pabandyti mano geriausia rasti esminės priežastys.Thanks your help.jokių komentarų praneškite mums.Ačiū.

 
Dou naudoti visiškai skirtumo ar Single Ended kondensatorius masyvas?
Ar visi kondensatorius lygiagrečiai arba naudoti 2-etapas architektūroje serijos cappacitance silpninimas?
Ar bandėte nesutapimas su parazitinės talpos 5fF ne sklende, arba Preamplifier produkcijos ...kad gali atminties efekto.
Jūs galite pamatyti nelinijinė koeficientas jūsų proceso specifikaciją.cmim turėtų būti geriau nei cpoly.
Bet jei jūs naudojate segmentuotų architektūra przełączasz tik C0, kuris neturėtų sukelti tokių klaidų, specialiai ne Vref / 2.Pabandykite apskaičiuoti.

Ar galima sklypo įtampa įvedimo palyginimui?

 
Labas,
Jūs galite duoti dar vieną duomenų - kaip VCM generuoja?Iš viso diskusija, atrodo, kad problema yra ne lyginamasis ir VPK sureguliavimo, taip pat.Vėlgi, klaidos yra netoli VCM.Atrodo, kad viena baigėsi implementtaion apie BŽŪP masyvo ir VCM sukuriamas nepriklausomai nuo BŽŪP masyvo.

Kaip VCM generuoja?Ar turintys bet priklausomybę nuo MSB/MSB-1 komutacinius?Anay ryšio tarp C-DAC produkcijos ir VCM mazgas, kuris gali būti daugiau vidurio kodą?

Aš pirmiausia įtarti aukščiau kaip modelio nuo 00 - 00 11 - 11 ir atvirkštinio praleistus beveik tuo pačiu KN kodu.Atrodo, kad CDAC ir Comparator derinys gali-nemato (nustatyti), kad šie kodai, nepriklausomai nuo padėties.Atrodo, VCM yra apie tai, kaip turintys priklausomybę nuo įėjimo signalo submeniu ir MSB/MSB-1 komutacinius.Tai gali paslėpti kodai atrodo iš ADC produkcijos.

Bet kokiu atveju, jos įdomios.Jokios pažangos reikia rašyti čia.

Tai galima padaryti dar vienas dalykas, test ADC netoli VCM zonoje riboto Vrefs, pavyzdžiui, padidinti iki centro diagnozuoti.Ir veiksmus turėtų sudaro mažos clock speed (gali būti 1KSPS) ir abu labai lėtai kelią į įvedimo ir maksimalus leistinas rap įvesti.

sankudey

 
Brzmi nusistovėjimo trukmę nėra problema.

Kitas dalykas, kuris ateina į galvą: Ar Preamplifier visada tos pačios valstybės į ėminio ėmimo trukmę?Tai gali būti, kad Preamplifier išeina iš sočiųjų viena kryptimi iki sodrios kita kryptimi, kai ėminių ėmimo jungikliai yra uždarytos.Aš nesu tikras kaip tai patikrinti vienas,
išskyrus, jei gali įrodyti, kad problema imitavimui.

 
ir kodėl naudoti termometras kodas dekoderis? Kaip jūs kontrolės termometras kodas komutacinius capapcitor?tai pat jungiklis sequency skirtingų ADC įvedimo kryptimi?

 
Aš paleisti modeliavimo pridėti Parasitic dangtelį ne sklende įvedimo, tačiau neradote atminties efekto.

Į VCM iš rezistorius devider šiuos VP buferio.į VCM išorės PIN kodą, ir yra 10uF & 1uF Žeminimas VCM PIN PCB.I don t think it priklauso nuo VCM, kaip mes išorės a VCM įtampos, šuolis dar 1/2VR (kodas 011 .. 11 iki 1000 ...).

Į przedwzmacniacz vis dar rodomi su laikrodžiu, kai ADC sampling.I nemanau, kad yra geras dizainas.Taigi Preamplifier ne visada tuo pačiu, kai mėginių ėmimo metu.Bet simualtion negali rasti, kad įtakos.

Aš visiškai ADC bandymo rasti yra šuolis įtampos 1 / 4 3/4VR 1 / 8 3 / 8 5 / 8 7/8VR.
Šuolis įtampa yra 8LSB ne 1/2VR (ADC išėjimo kodas 0111 .. iki 100,00) šuolis voltge yra 6LSB su 1 / 4 3 / 4 VR (ADC išėjimo kodas 0011111 .. iki 010000 .. 0) šuolis įtampa yra 4LSB 1 / 8 3 / 8 5 / 8 7 / 8 VR.Parašytas po 4 minučių:Yra 2 skyriaus dangtelis masyvas ADC, 7bit 9bit.signalo įvesties pabaigos.sukabinimo riba tarp dviejų skyrių vieneto riba, todėl LSB skyrių 127 vienetas kap.
XYdecode kontrolės termometras kodas.kontrolės grandinės projektavimo skaitmeninio dizaineris.

 
jerryzhao rašė:Yra 2 skyriaus dangtelis masyvas ADC, 7bit 9bit.
signalo įvesties pabaigos.
sukabinimo riba tarp dviejų skyrių vieneto riba, todėl LSB skyrių 127 vienetas kap.

XYdecode kontrolės termometras kodas.
kontrolės grandinės projektavimo skaitmeninio dizaineris.
 
Aš apskaičiuoja neatitikimą, aš ką nors imituoti visus nesutapimus arba parazitinių kap tik yra kompensuojama,
o ne histerezė.Aš ieškau .........

 
jerryzhao rašė:

Aš apskaičiuoja neatitikimą, aš ką nors imituoti visus nesutapimus arba parazitinių kap tik yra kompensuojama, o ne histerezė.
Aš ieškau .........
 
Aš matavimo daug laiko, visada pamatyti histerezę, aš žinau, kad parazitiniai dangtelio couping dangtelį, padės pereiti įtampos, mano senas dizainas (12bit) ADC matau šį poveikį.bet kad šuolis įtampa yra ne LSB skyrių TPĮ skyriuje mazgas, ne 1/2vr, 1/4vr tt šuolis be histerezė.

 
Gerbiami Zhao, aš taip pat atitinka šią problemą mano anksti design.At paskutiniais rasti esminės priežastys buvo nes išdėstymą inžinierius nebuvo pateikti PVK dydžio vertės LVS check.Do norite ją patikrinti again.Other klausimą, jūs turite savarankiškai kalibravimo grandinės jūsų 16bit SAR ADC dizainą? Manau sukurti 16bit SAR ADC nėra lengva užduotis.
Pridėta mano bandymo rezultatas.<img src="http://images.elektroda.net/53_1214818293_thumb.jpg" border="0" alt=""/>
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top