Žodžiui schema ir verilog modelis

[pthoppay]

Sveiki visi, Mano Visa sistema turi tiek skaitmeninių ir analoginių blokus. Aš noriu žinoti, ar yra koks nors būdas modeliuoti visą sistemą, kur analogas blokas sukurtas visiškai iki tranzistorius lygio ir skaitmeninio bloko atstovaujamos Verilog ar VHDL kodas. Ačiū iš anksto. Linkėjimai

 

[wpchan05]

[Quote = pthoppay] Sveiki visi, Mano visa sistema turi tiek skaitmeninių ir analoginių blokus. Aš noriu žinoti, ar yra koks nors būdas modeliuoti visą sistemą, kur analogas blokas sukurtas visiškai iki tranzistorius lygio ir skaitmeninio bloko atstovaujamos Verilog ar VHDL kodas. Ačiū iš anksto. Pagarbiai [/quote] Taip, yra, tačiau jie yra iš Cadence "skaitmeninės įrankį: IUS. su IUS galite remtis spectreVerilog, ultrasimVerilog ar AMS simuliatoriumi.

 

[JoannesPaulus]

BPD yra ritmas maišytas signalas simuliatorius.