Šaltinis latency išorinį laikrodį šaltinis ir PLL

[praneshcn]

Sveiki, kai mes turi išorinį laikrodį šaltinį ir PLL lustas lygio dizaino, iš kurio taško į kurį šaltinis latentinis būti laikoma viduje. Kaip tai yra lustas lygio dizainas apsvarstyti tarp išorinį laikrodį šaltinį ir PLL laikrodis trinkelėmis.

 

[vikramc98406]

Mano supratimu, jei laikrodis, išorinį laikrodį PIN kodą (PIN Pasakykite IO) ----> PLL ----> Laikrodis kartos Point Šaltinis latency iš PLL produkcijos Clock Generation taškas kitais atvejais, kaip nurodyta toliau išorinį laikrodį centrinė smeigė -----> Clock Generation Point Šaltinis latency iš IO kontaktų laikrodis taškas / gamybos taško pasiekimas gali kas nors įdėti savo pastabas dėl šio.

 

[iwpia50s]

Tai skamba daugiau kaip turite dvi laikrodžio šaltinių ir jie yra pasirenkami, ar jie transporto priemones vairuoja skirtingus laikrodžiai luste. Jei jie yra du skirtingi laikrodžiai, tuomet Jums reikia nurodyti abu, kaip nurodyta pagal vikramc98406 šaltinis latencies. Jeigu laikrodžiai yra pasirenkama, tuomet jūs turite sukurti dvi SDC failus ir pasirinkite vieną laikrodį ar kitaip, ir nustatyti, šaltinis latentinis kaip nurodyta pagal vikramc98406.

 

[chethancta]

šaltinis latentinis = šaltinis (osciliatorius) CLK defination PIN (lustas CLK kontaktų) tinklo latency = clkpin (uosto def) šnipštas CLK kontaktų