įvesties ir išvesties atidėti biudžeto 2 FPGA

[cherjier]

Hi all,

Pavyzdžiui aš turiu 2 FPGA ant vieno PCB lenta.fpga1 ir fpga2 bus perduoti viena kitai.signalas bus išėjimo iš FPGA 1 FPGA 2.todėl iš fpga1 produkcija bus faktiškai turėti vidaus maršrutų atidėti lenta lygis maršrutą pavėluotai, todėl, kaip mes aftually nurodyti numatomą pirkimo atidėti FPGA 2?Ar ši informacija gali GE gauti iš Xilinx PAR ataskaitą?ar sekti ataskaita?

bet koks dokumentas, susijusi su šiuo klausimu?

labai tau ačiū

 

[echo47]

Negaliu pateikti konkrečių info nežinant jūsų signalo kelias detales.Ar galite parodyti DTL paprastas pavyzdys, kuris iliustruoja, ką jūs bandote daryti?

Jei norite sužinoti, I / O veiklos pajėgumus FPGA, pasižiūrėkite "perjungimo charakteristikos skiltyje jūsų FPGA duomenų lapą.

Jei norite sužinoti, kaip priversti tarp vidaus logika ir aš laiko / O bloknotai, skaitykite skyriuje "Laikas saitas strategijos" ir ISE Apribojimai vadovas.

Jei norite sužinoti maksimalų vėlavimo tarp savo vidaus logika ir I / O bloknotai, Trace, kad ataskaitoje pateikiama informacija, jei buvo taikoma tinkamo laiko apribojimų prie signalo.Jums gali prireikti, kad būtų galima susekti's "kalbantys" režimu norėdami pamatyti informaciją apie signalus, kad atitiktų laiko.Taip pat žr Trace vadovą jūsų ISE Development System Reference Guide.

Jeigu norite pamatyti atskirų maršrute, galite naudoti Tools -> Delay funkcija FPGA redaktoriaus.

Daugumai vartotojų, tai yra pakankamas, kad būtų taikomos tinkamos laiko apribojimus ir, jei PAR atitinka šiuos apribojimus, tada jūs padarėte.Jei PVP problemų posėdis suvaržymas, tada Trace ataskaita yra naudinga rasti problema.