įvairių ASIC srautai

[sandysuhy]

Norėčiau sužinoti įvairių tipų ASIC srautus ir kur R used.eg.standartas ląstelių ASIC, struktūrinių ASIC tt
Linkėjimai
Sandysuhy

 

[SkyHigh]

Kuris lygio ASIC esate dalyvauti?

ASIC inžinieriai arba padalinta į fabless arba Fab lygis.Fabless lygis ASIC projektuotojai neprivalo žinoti, ar galimas dizainas pasirodė kaip standartinis ląstelių arba MPGA.Tik Fab lygis ASIC inžinieriams būtina žinoti.

Dėl fabless lygis ASIC dizaineriai, jei jums prasidėjo jūsų ASIC dizaino VHDL / Verilog, jūs jau naudojate komponentų / modulis pagrįstas dizainas.
Pradinė ASIC srautą, jūs greičiausiai naudoti Synopsys kur atlieka sistemos pertvaros optimizuoti savo dizainą.Be to, Jums gali naudoti bendrus IP bibliotekos logikos elementai kaip daugiklis pvz.
ASIC visas srautas nukreiptas į šio standarto ląstelių dizainas.
Arba galite tai padaryti patys, arba tai daroma ne fabless dizaino namas, tai bus taip, kaip standartinės ląstelių ASIC.

Dėl Fab lygis ASIC inžinierių, ne Fab lygiu, tai tampa akivaizdu, kai išdėstymas pasirodė Cadence Maketas Redaguoti remiantis netlist generuoja po sintezė.
Nuo maketą, kiekvienas gali pasakyti tai yra standartinis ląstelių pagrindu.

MPGA (SOG-channelled/channelless) neturėtų būti naudojami.Jis buvo naudojamas vyresni dienų, kai EGA CAD tools Back to nėra labai sudėtinga ir pažengusiųjų.ASIC inžinieriai Fab lygis naudojimo praeityje sėkmingas ląstelės jau GDS2 formatu ir du kartus jis apie naujus projektus, kurie reikalauja, kad pakartotinai naudojant tokias ląsteles.Tai daroma ne maketo lygio ir padaryti būtinus pakeitimus žemėlapių ir lamdba mastelio.Tai beveik padaryta šių dienų, išskyrus atminties pagrindu projektuoja, kur ASIC paprastai kartojasi.

 

[rakeshnunna]

Hi Skyhigh,

Kadangi toliau yra skirtingos rūšies srautus

1) Full Custom:

Dizainas yra daroma nuo nulio.

Pranašumai dizainas labai optimizuotas atsižvelgiant į energijos ir greičio.

DIS-privalumas yra jos labai daug laiko

Dizaineriai eiti Visas pagal užsakymą, kai produktas turi labai ilgas rinkos ciklas ir dizainas yra labai sudėtinga

2) Pusiau Custom:

Dizainas yra atliktas naudojant lengvai prieinamas standartas ląsteles.

Pranašumai metu į rinką ir naudojimo dizaino pakartotinis naudojimas

Trūkumai yra dizainas yra ne taip, kaip optimizuoti Full Custom

3) Struktūrinis asics

Šie pabandyti maišyti privalumus ir FPGA ir ASICS.ie geri ir greičiau Turm maždaug kartą.

Štai dizaineriai suteikiama laisvė keisti viršų labiausiai sluoksniai ir siųsti dizaino nedelsiant siunčiami gamyba

Tikiuosi tai padės