N
naderi
Guest
Sveiki visi, Kas gali riboti įėjimo signalo lygis delta sigma moduliatoriaus? Aš pateiktą pavyzdį delta-sigma rinkinį nuo MATLAB ir optimizuotas 3. Užsakymą NTF už: Nuolatinis laiko su RZ DAC-visi DC polius. -Out-of-band triukšmo Hinf = 1.7-BW = 20kHz-OSR = 128-paskleista integratorius-atsiliepimus (CIFB) struktūra. (Fs = 5.12MHz, U (1:3) = [0,1727, 0,7209, 1,4812]) Po optimizavimo ir pertvarkymo į nepertraukiamo laiko, aš išbandyti laiko domeno, Simulink. Atrodo, kad didžiausią įėjimo signalo lygis negali būti didesnis už 1 / 4 U1 koeficiento (išorinis atsiliepimus ieškoti parodyta paveikslėlyje), kuris yra 0,043. Priešingu atveju moduliatorius tapti nestabili. Ar įmanoma padidinti įėjimo signalo lygis? Aš vertinu jūsų komentarus. Ačiū,